[發明專利]輸入/輸出總線中的毛刺檢測

有效

• 申請號: 201811253708.2
• 申請日: 2018-10-26
• 公開（公告）號: CN109709475B
• 公開（公告）日: 2023-09-19
• 發明（設計）人: P·基梅爾曼
• 申請（專利權）人: 恩智浦美國有限公司
• 主分類號: G01R31/317
• 分類號: G01R31/317
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 張小穩

本公開涉及輸入/輸出總線中的毛刺檢測。一種延遲電路，所述延遲電路包括接收數據輸入的連接器墊、接收具有時鐘邊沿的時鐘輸入的墊管腳、接收所述數據輸入的第一數據線、接收所述數據輸入的第二數據線，所述第二數據線包括輸出延遲的數據輸出的延遲電路，和接受所述數據輸入和延遲的數據輸出并輸出邏輯狀態的至少一個邏輯門，其中所述邏輯狀態確定在所述延遲的數據輸出中是否存在毛刺，并且其中所述延遲電路包括記錄在所述時鐘邊沿處所述至少一個邏輯門的輸出以識別所述毛刺的至少一個延遲元件。

技術領域

本文所公開的各種示例性實施例涉及晶片到晶片通信，并且更具體地說，涉及實現在時鐘和數據外圍總線中低成本毛刺檢測的設備和方法。

背景技術

電子裝置的亞穩態是數字電子裝置系統在不穩定平衡或亞穩定狀態中持續無界時間的能力。在亞穩定狀態中，電路不能夠在正確電路操作所需的時間內安定成穩定的‘0’或‘1’邏輯電平。這通常發生在數據觸發器的設定中改變時或在數據運行通過具有不同安定時間的不同邏輯路徑(如此獲得兩個不同的值，這在邏輯上決不應發生)時。因此，電路可以不可預測的方式起作用，并且可導致系統故障或不可預測/錯誤的操作。處理此問題的方法包括專用模擬濾波器(其具有PVT顧慮)和/或快速時鐘(用于過采樣和濾波)。兩種方法都具有浪費電力并且需要額外組件的問題。

發明內容

下文呈現各種實施例的簡要概述。可在以下概述中作出一些簡化和省略，該概述意圖凸顯并引入各種示例性實施例的一些方面，而非限制本發明的范圍。足以允許本領域普通技術人員進行和使用發明性概念的實施例的詳細描述將緊接著在稍后的章節中。

各種實施例包括延遲電路，該延遲電路包括被配置成接收數據輸入的連接器墊、被配置成接收具有時鐘邊沿的時鐘輸入的墊管腳、接收數據輸入的第一數據線、接收數據輸入的第二數據線，該第二數據線包括輸出延遲的數據輸出的延遲電路，和接受數據輸入和延遲的數據輸出并輸出邏輯狀態的至少一個邏輯門，其中邏輯狀態確定延遲的數據輸出中是否存在毛刺，其中延遲電路包括記錄在時鐘邊沿處至少一個邏輯門的輸出以識別毛刺的至少一個延遲元件。

延遲電路可包括鎖存器延遲鏈電路或延遲緩沖器。

延遲電路可包括多個鎖存器或多個延遲緩沖器。延遲電路可包括多個邏輯門，其中來自多個鎖存器或緩存器的數據線輸出用于確定延遲電路中的間歇毛刺。

至少一個邏輯門可為單個異或門。

各種實施例還包括延遲電路，該延遲電路包括接收時鐘輸入的連接器、接收時鐘輸入的第一時鐘線、接收時鐘輸入的第二時鐘線，該時鐘線包括被配置成延遲時鐘輸入的定時的多個延遲裝置，和邏輯塊，該邏輯塊被配置成接收一個或多個延遲的時鐘輸入并且確定在時鐘邊沿之前建立時間中是否存在毛刺，其中多個延遲裝置至少包括記錄時鐘邊沿上的邏輯塊的輸出以便識別毛刺的延遲元件。

所述延遲電路包括鎖存器延遲鏈或延遲緩沖器電路。所述延遲電路包括多個鎖存器或延遲緩沖器。所述延遲電路進一步包括多個邏輯門，其中來自所述多個鎖存器的所述時鐘線輸出用于確定所述時鐘電路中的間歇毛刺。所述邏輯門為異或門。

各種實施例還包括接收定時信號的方法，該方法包括通過墊管腳輸入輸入信號、沿控制路徑和延遲路徑劃分輸入信號，在延遲路徑中，通過預定數目的延遲組件延遲輸入信號以產生至少一個延遲的輸入信號，和比較至少一個延遲的輸入信號與另一個信號以確定延遲的信號是否包括在時鐘邊沿處或附近的毛刺。

輸入信號可為數據信號。輸入信號可為時鐘信號。輸入信號可通過緩沖器延遲。輸入信號可通過多個鎖存器延遲。

多個延遲的輸入信號可被輸入到多個邏輯門中以確定延遲的信號是否包括毛刺。

在延遲路徑中的至少一個延遲的輸入信號可與控制路徑的所述輸入信號比較以確定延遲的信號是否包括毛刺。

本發明的這些和其它方面將根據下文中所描述的實施例顯而易見，且參考這些實施例予以闡明。