[發明專利]半導體器件及其制造方法及包括該器件的電子設備

有效

• 申請號: 201811171612.1
• 申請日: 2018-10-08
• 公開（公告）號: CN109449206B
• 公開（公告）日: 2022-04-19
• 發明（設計）人: 朱慧瓏;黃偉興;張永奎;尹曉艮;李晨;賈昆鵬
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種應用了應變工程的豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。根據實施例，一種豎直型半導體器件包括：設于襯底上的豎直有源區，包括依次疊置的第一源/漏層、溝道層和第二源/漏層，其中，第一源/漏層中至少靠近外周面的一部分是應力源，第二源/漏層中至少靠近外周面的一部分是應力源；以及繞溝道層的至少部分外周形成的柵堆疊。

技術領域

本公開涉及半導體領域，更具體地，涉及應用了應變工程的豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

背景技術

在水平型器件如金屬氧化物半導體場效應晶體管(MOSFET)中，源極、柵極和漏極沿大致平行于襯底表面的方向布置。由于這種布置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直于襯底表面的方向布置。因此，相對于水平型器件，豎直型器件更容易縮小。

但是，在豎直型器件中，缺少有效應用應變工程(strain engineering)的手段。

發明內容

有鑒于此，本公開的目的至少部分地在于提供一種應用了應變工程的豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

根據本公開的一個方面，提供了一種豎直型半導體器件，包括：設于襯底上的豎直有源區，包括依次疊置的第一源/漏層、溝道層和第二源/漏層，其中，第一源/漏層中至少靠近外周面的一部分是應力源，第二源/漏層中至少靠近外周面的一部分是應力源；以及繞溝道層的至少部分外周形成的柵堆疊。

根據本公開的另一方面，提供了一種制造豎直型半導體器件的方法，包括：在襯底上形成第一源/漏種子層、溝道層、第二源/漏種子層和硬掩模層依次疊置而成的疊層；將所述疊層構圖為預定形狀；使溝道層的至少部分外周相對于硬掩模層的外周向內側凹入；在溝道層相對于硬掩模層的凹入中形成柵堆疊；在襯底上形成用于保持所述疊層的至少側壁的應力增強層；使第一源/漏種子層和第二源/漏種子層的至少部分外周相對于硬掩模層的外周向內側凹入；在第一源/漏種子層和第二源/漏種子層相對于硬掩模層的凹入中，生長應力源。

根據本公開的另一方面，提供了一種電子設備，包括上述豎直型半導體器件。

根據本公開的實施例，可以在第一源/漏層和第二源/漏層中均應用應力源(stressor)，以便向溝道層中的溝道施加應力，從而進一步改善器件性能。在形成應力源時，可以采用應力增強層，以便將應力有效地施加到溝道中。

另外，根據本公開的實施例，可以將到第一源/漏層的第一接觸部以及到柵堆疊的第二接觸部中至少之一設置于有源區的頂部上，從而至少減少甚至消除接觸部在橫向上的偏移，并因此減小器件整體所占面積。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1至16(b)示出了根據本公開實施例的制造半導體器件的流程中部分階段的示意圖；

圖17(a)至22示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖；

圖23至27(c)示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖；

圖28至33示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。