[發明專利]半導體器件的制造方法、半導體器件

在審

• 申請號: 201811167777.1
• 申請日: 2018-10-08
• 公開（公告）號: CN111009522A
• 公開（公告）日: 2020-04-14
• 發明（設計）人: 汪廣羊
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/28;H01L29/423
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件的制造方法、半導體器件，所述方法包括：提供第一導電類型的半導體襯底，所述半導體襯底包括第一區和第二區；形成位于所述半導體襯底上的柵極結構，所述柵極結構包括位于所述第一區中的第一柵極結構和位于所述第二區中的第二柵極結構，所述第一柵極結構包括沿著遠離所述第二區的方向并列設置的多個第一區柵極，所述第二柵極結構包括沿著遠離所述第一區的方向并列設置的多個第二區柵極，其中，所述多個第一區柵極中距離所述第二區最近的第一區柵極的寬度較其他第一區柵極的寬度大，所述多個第二區柵極中距離所述第一區最近的第二區柵極的寬度較其他第一區柵極的寬度大。根據本發明，提升了半導體器件的防靜電能力。

技術領域

本發明涉及半導體制造領域，具體而言涉及一種半導體器件的制造方法、半導體器件。

背景技術

隨著半導體器件的尺寸逐漸減小，靜電放電(Electrostatic Discharge，ESD) 對集成電路的危害變得越來越顯著。因此，對集成電路進行ESD保護設計變得尤為重要。

在集成電路中，通常采用ESD器件對集成電路進行保護。典型的ESD器件為柵極接地的NMOS管(GGNMOS)、GDPMOS(柵極接VDD電源的P型MOS 管)和SCR(可控硅)等等。

一種典型的ESD保護器件是采用GGNMOS晶體管，其中，在芯片中引出多個引腳，需要用到GGNMOS多個保護端口。隨著半導體器件尺寸的減小，為了更省面積，往往采用增加GGNMOS晶體管的面積的同時去掉GGNMOS器件之間隔離用的N阱，在單個GGNMOS晶體管中形成多指狀晶體管的形式，同時兩個GGNMOS晶體管共用P型襯底。在這種情況下，相鄰NMOS器件之間，由于寄生晶體管開啟，IO之間發生ESD時，在單個晶體管中的多指狀晶體管之間往往發生不均勻導通，即僅發生單個指狀晶體管或者其中幾個指狀晶體管導通，而其他的指狀晶體管形同虛設，使得GGNMOS晶體管的ESD能力大大下降，靜電防護能力減小。

參看圖3，示出了一種典型的由GGNMOS晶體管構成的ESD器件的結構的平面示意圖。ESD器件包括半導體襯底200，半導體襯底200為P型半導體襯底，在半導體襯底200上形成有兩個GGNMOS晶體管，GGNMOS1和GGNMOS2。其中，GGNMOS1晶體管包括四個指狀柵極(2101、2102、2103和2104)和形成在指狀柵極兩側的N型源漏極2110，GGNMOS2晶體管包括四個指狀柵極 (2201、2202、2203和2204)和形成在指狀柵極兩側的N型源漏極2210，每一個指狀柵極與兩側的源漏極構成一個指狀柵極管。為了節省面積，往往將 GGNMOS1和GGNMOS2之間的N阱去掉，由于GGNMOS1與GGNMOS2共用P型襯底，在這種情況下，GGNMOS1與GGNMOS2晶體管之間，由于寄生晶體管開啟，IO之間發生ESD時，單個GGNMOS晶體管中的多指狀晶體管之間往往發生不均勻導通，如僅發生指狀柵極2201和2101的指狀晶體管發生導通，而其他的指狀晶體管形同虛設，使得GGNMOS晶體管的抗靜電能力下降。

為此，有必要提出一種新的半導體器件的制造方法、半導體器件，用以解決現有技術中的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明提供了一種半導體器件的制造方法，所述方法包括：

提供第一導電類型的半導體襯底，所述半導體襯底包括第一區和第二區；