[發明專利]半導體器件及其制造方法

有效

• 申請號: 201811096774.3
• 申請日: 2018-09-20
• 公開（公告）號: CN109585565B
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 吉田哲也
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L29/786
• 分類號: H01L29/786;H01L29/49;H01L21/336
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 歐陽帆

1.一種半導體器件，包括：

半導體襯底；

絕緣層，形成在所述半導體襯底上；

半導體層，形成在所述絕緣層上；

第一MISFET的第一柵極絕緣膜，包括形成在所述半導體層上的第一絕緣膜和形成在所述第一絕緣膜上的高介電常數膜；以及

所述第一MISFET的第一柵電極，形成在所述第一柵極絕緣膜上，

其中，所述第一MISFET是p型的MISFET，其中，所述高介電常數膜具有比硅氧化物膜高的介電常數，并且包含第一金屬和不同于所述第一金屬的第二金屬，并且

其中，所述第一金屬是Hf，

其中，所述第二金屬是Al，

其中，在整個所述高介電常數膜中，所述第一金屬的原子數與所述第一金屬和所述第二金屬的原子總數之比等于或大于75％且小于100％。

2.根據權利要求1所述的半導體器件，

其中，所述高介電常數膜是包含Hf、Al和O的膜。

3.根據權利要求2所述的半導體器件，

其中，所述半導體層具有：

其中形成所述第一MISFET的第一區域；和

其中形成第二MISFET的第二區域，

其中，所述第二MISFET為n型的MISFET，

其中，所述第二MISFET包括：

第二柵極絕緣膜；和

第二柵電極，形成在所述第二柵極絕緣膜上，

其中，所述第一MISFET的第一柵極絕緣膜包括：

位于所述第一區域中的形成在所述半導體層上的所述第一絕緣膜；和

在位于所述第一區域中的形成在所述半導體層上的所述第一絕緣膜上形成的所述高介電常數膜，并且

其中，所述第二MISFET的第二柵極絕緣膜包括：

位于所述第二區域中的形成在所述半導體層上的所述第一絕緣膜；和

在位于所述第二區域中的形成在所述半導體層上的所述第一絕緣膜上形成的所述高介電常數膜。

4.根據權利要求3所述的半導體器件，

其中，所述第一區域中的半導體襯底具有n型的第一阱區域，

其中，所述第一阱區域在其中與所述絕緣層鄰近的位置處具有雜質濃度比所述第一阱區域高的n型的第一雜質區域，

其中，所述第一MISFET的閾值電壓由所述第一雜質區域中的雜質濃度和所述高介電常數膜中的第一金屬和第二金屬的原子總數確定，

其中，所述半導體襯底在所述第二區域中具有p型的第二阱區域，

其中，所述第二阱區域在其中與所述絕緣層鄰近的位置處具有雜質濃度比所述第二阱區域高的p型的第二雜質區域，并且

其中，所述第二MISFET的閾值電壓由所述第二雜質區域中的雜質濃度和所述高介電常數膜中的第一金屬和第二金屬的原子數確定。

5.根據權利要求4所述的半導體器件，

其中，所述第一雜質區域的雜質濃度為從1×10¹⁸至2×10¹⁹/cm³，并且

其中，所述第二雜質區域的雜質濃度為從1×10¹⁸至2×10¹⁹/cm³。

6.根據權利要求5所述的半導體器件，

其中，所述第一柵電極下方的半導體層和所述第二柵電極下方的半導體層均為本征半導體層或引入有1×10¹³/cm³或更少的p型雜質的半導體層。

7.根據權利要求2所述的半導體器件，

其中，引入所述第一絕緣膜的就厚度而言的上半部分的氮濃度高于引入所述第一絕緣膜的就厚度而言的下半部分的氮濃度，并且

其中，所述高介電常數膜是包含Hf、Al、O和N的膜。