[發明專利]包括電容器結構的半導體器件及制造其的方法

在審

• 申請號: 201811086216.9
• 申請日: 2018-09-18
• 公開（公告）號: CN109524400A
• 公開（公告）日: 2019-03-26
• 發明（設計）人: 徐英植;趙誠一
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 張波;翟然

一種制造半導體器件的方法包括提供襯底結構。該方法包括形成順序地堆疊在襯底結構上的下犧牲層、下支撐物層、上犧牲層和上支撐物層。該方法包括在上支撐物層上形成掩模圖案、通過使用掩模圖案作為蝕刻掩模蝕刻上支撐物層而形成上支撐物圖案。該方法包括形成穿透上支撐物圖案、上犧牲層、下支撐物層和下犧牲層的凹陷區域、以及去除下犧牲層和上犧牲層。掩模圖案在形成上支撐物圖案的工藝期間被去除。并且，當形成凹陷區域的工藝結束時，上支撐物圖案留下。

技術領域

本發明構思的示例性實施方式涉及包括電容器結構的半導體器件，更具體地，涉及制造該半導體器件的方法。

背景技術

半導體器件由于其相對小的尺寸、多功能特性和/或相對低的制造成本而可用于電子工業。半導體器件可以分類為存儲邏輯數據的半導體存儲器件、處理邏輯數據的半導體邏輯器件、以及具有半導體存儲器件的功能和半導體邏輯器件的功能兩者的混合半導體器件。

相對高速和低電壓(例如相對較低功耗)的半導體器件可以被包括在電子器件中。半導體器件可以相對高度集成。半導體器件的可靠性可能在相對高度集成的半導體器件中降低。然而，隨著電子工業的發展，已經越來越需要高可靠的半導體器件。

發明內容

本發明構思的一示例性實施方式提供了具有提高的電穩定性的半導體器件。

本發明構思的一示例性實施方式提供了能夠減少工藝時間并降低工藝成本的制造半導體器件的方法。

本發明構思的一示例性實施方式提供了能夠提高結構穩定性的制造半導體器件的方法。

根據本發明構思的示例性實施方式，一種制造半導體器件的方法包括提供襯底結構。該方法包括形成順序地堆疊在襯底結構上的下犧牲層、下支撐物層、上犧牲層和上支撐物層。該方法包括在上支撐物層上形成掩模圖案、通過使用掩模圖案作為蝕刻掩模蝕刻上支撐物層而形成上支撐物圖案。該方法包括形成穿透上支撐物圖案、上犧牲層、下支撐物層和下犧牲層的凹陷區域、以及去除下犧牲層和上犧牲層。掩模圖案在形成上支撐物圖案的工藝期間被去除。并且，當形成凹陷區域的工藝結束時，上支撐物圖案留下。

根據本發明構思的示例性實施方式，一種制造半導體器件的方法包括提供襯底結構、形成順序地堆疊在襯底結構上的犧牲層和支撐物層。該方法包括在支撐物層上形成掩模圖案、以及通過使用掩模圖案作為蝕刻掩模蝕刻支撐物層而形成支撐物圖案。該方法包括通過使用支撐物圖案作為蝕刻掩模蝕刻犧牲層而形成犧牲圖案、以及去除犧牲圖案。掩模圖案在形成支撐物圖案的工藝期間被去除，并且當形成犧牲圖案的工藝結束時，支撐物圖案留下。

根據本發明構思的示例性實施方式，一種制造半導體器件的方法包括在襯底上方形成第一犧牲層、第一支撐物層、第二犧牲層和多個第二支撐物圖案。該方法包括通過使用所述多個第二支撐物圖案作為掩模蝕刻第一犧牲層、第一支撐物層和第二犧牲層，以形成多個第一犧牲圖案、多個第一支撐物圖案和多個第二犧牲圖案，其中每個第二支撐物圖案的厚度通過所述蝕刻被減小，以及其中所述蝕刻在所述多個第一犧牲圖案、所述多個第一支撐物圖案、所述多個第二犧牲圖案和所述多個第二支撐物圖案之間形成多個凹陷區域。該方法包括在所述多個凹陷區域的每個凹陷區域中形成電容器，其中電容器包括第一導電圖案、在第一導電圖案上的電介質圖案和在電介質圖案上的第二導電圖案，以及其中所述多個第二支撐物圖案中的至少兩個第二支撐物圖案定位為支撐形成在每個凹陷區域中的電容器。并且該方法包括去除所述多個第一犧牲圖案和所述多個第二犧牲圖案。

附圖說明

通過參照附圖詳細描述本發明構思的示例性實施方式，本發明構思的以上和另外的特征將變得更為明顯，附圖中：

圖1至11是示出根據本發明構思的一示例性實施方式的制造半導體器件的方法的剖視圖。

圖12和13是示出根據本發明構思的一示例性實施方式的制造半導體器件的方法的剖視圖。