[發明專利]具有淺溝槽隔離結構的半導體器件及其制備方法

在審

• 申請號: 201811037270.4
• 申請日: 2018-09-06
• 公開（公告）號: CN110880472A
• 公開（公告）日: 2020-03-13
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L27/108
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 袁禮君;闞梓瑄

本發明涉及半導體技術領域，提出一種具有淺溝槽隔離結構的半導體器件，該半導體器件包括襯底、緩沖層以及絕緣介質層；襯底上設置有至少一個溝槽；緩沖層設于溝槽的槽壁；絕緣介質層設于緩沖層的表面，并將溝槽填滿。本發明的具有淺溝槽隔離結構的半導體器件熱載流子很難跳到絕緣介質層，從而不會形成導電通道，可以改善半導體器件的漏電流；緩沖層設置在襯底和絕緣介質層之間，可以改善襯底和絕緣介質層之間應力。

技術領域

本發明涉及半導體技術領域，尤其涉及一種具有淺溝槽隔離結構的半導體器件及具有淺溝槽隔離結構的半導體器件的制備方法。

背景技術

淺溝槽隔離(Shallow Trench Isolation，簡稱STI)工藝是常用的半導體器件隔離的工藝，通過淺溝槽隔離工藝可以隔離形成多個存儲單元，且使多個存儲單元能夠獨立的工作，不會受相鄰存儲單元的電壓或電流變化的影響。

由于現行動態隨機存取存儲器(Dynamic Random Access Memory，簡稱DRAM)尺寸微縮，淺溝槽隔離層的寬度變得更小，跳到淺溝槽隔離層中的熱載流子很容易形成導電通道，從而產生漏電流，影響半導體器件的電性能和產品良率。

因此，有必要研究一種新的具有淺溝槽隔離結構的半導體器件及具有淺溝槽隔離結構的半導體器件的制備方法。

所述背景技術部分公開的上述信息僅用于加強對本發明的背景的理解，因此它可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

本發明的目的在于克服上述現有技術的容易形成導電通道的不足，提供一種不容易形成導電通道的具有淺溝槽隔離結構的半導體器件及具有淺溝槽隔離結構的半導體器件的制備方法。

本發明的額外方面和優點將部分地在下面的描述中闡述，并且部分地將從描述中變得顯然，或者可以通過本發明的實踐而習得。

根據本公開的一個方面，提供一種具有淺溝槽隔離結構的半導體器件，包括：

襯底，其上設置有至少一個溝槽；

緩沖層，設于所述溝槽的槽壁；

絕緣介質層，設于所述緩沖層的表面，并將所述溝槽填滿。

在本公開的一種示例性實施例中，所述緩沖層包括：

第一緩沖薄層，設于所述溝槽的槽壁；

第二緩沖薄層，設于所述第一緩沖薄層與所述絕緣介質層之間。

在本公開的一種示例性實施例中，所述第一緩沖薄層的厚度大于等于5nm且小于等于30nm。

在本公開的一種示例性實施例中，所述第二緩沖薄層的厚度大于等于10nm且小于等于100nm。

在本公開的一種示例性實施例中，所述第一緩沖薄層為氧化硅、多晶硅、氮氧化硅中的一種或多種。

在本公開的一種示例性實施例中，所述第二緩沖薄層為氧化硅、多晶硅、氮氧化硅中的一種或多種。

在本公開的一種示例性實施例中，所述絕緣介質層為氮化硅、氮氧化硅中的一種或兩種。

在本公開的一種示例性實施例中，所述絕緣介質層的厚度大于等于10nm且小于等于200nm。

根據本公開的一個方面，提供一種具有淺溝槽隔離結構的半導體器件的制備方法，包括：

提供襯底，并在所述襯底上形成至少一個溝槽；

在所述溝槽的槽壁形成緩沖層；

在所述緩沖層的表面形成絕緣介質層，所述絕緣介質層將所述溝槽填滿。