[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201810986717.6
• 申請日: 2018-08-28
• 公開（公告）號: CN110867444B
• 公開（公告）日: 2022-03-04
• 發明（設計）人: 曾健旭;徐嘉蘭;任楷;簡毅豪
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 王濤;任默聞

本發明提供一種半導體裝置及其制造方法，該半導體裝置包含：襯底；介電結構，位于襯底上方；以及蓋層，位于介電結構上方，其中蓋層的底部具有M型剖面輪廓，且蓋層與介電結構由不同的材料形成。該半導體裝置可避免介電結構在后續的刻蝕制造工藝中暴露出來而產生漏電或短路的路徑，造成半導體裝置損壞。

技術領域

本發明實施例是關于半導體制造技術，特別是有關于半導體裝置及其制造方法。

背景技術

隨著半導體裝置尺寸的微縮，制造半導體裝置的難度也大幅提升，半導體裝置的制造工藝期間可能產生不想要的缺陷，這些缺陷可能會造成裝置的效能降低或損壞。因此，必須持續改善半導體裝置，以提升良率并改善制造工藝寬裕度。

發明內容

本發明提供一半導體裝置。此半導體裝置包含：襯底；介電結構(dielectricstructure)，位于襯底(substrate)上方；以及蓋層(capping layer)，位于介電結構上方，其中蓋層的底部具有M型剖面輪廓，且蓋層與介電結構由不同的材料形成。

本發明另提供一種半導體裝置的制造方法。此方法包含：提供襯底；在襯底上方形成介電結構；在介電結構上方形成具有U型剖面輪廓的第一蓋層；在第一蓋層上方形成第二蓋層，其中第二蓋層在第一蓋層的兩側具有一對足部朝襯底延伸，使得第一蓋層和第二蓋層的復數個底部形成M型剖面輪廓。

為讓本發明的上述和其他目的、特征和優點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。

附圖說明

以下將配合所附圖式詳述本發明的實施例。應注意的是，依據產業上的標準做法，各種特征并未按照比例繪制且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特征。

圖1A至圖1E根據本發明一些實施例繪示在制造半導體裝置的各個階段的剖面示意圖。

圖2A至圖2E根據本發明另一些實施例繪示在制造半導體裝置的各個階段的剖面示意圖。

圖3至圖4根據本發明又一些實施例繪示半導體裝置的剖面示意圖。

附圖標號

100～襯底

160、160A、160B、160C、160D、270～介電結構

110、120～隔離結構

130～阻障層 165～刻蝕停止層

140～字線 170～保護層

150、200～絕緣結構 180～第一導電結構

185～硅化物區 260～第二蓋層

190～襯層 275～空氣間隙

195～第二導電結構 280～電容器

210、210’～凹槽 282～下電極層

220～第一蓋層材料 284、290～介電層

225、265～溝槽 286～上電極層

230～第一蓋層

1000、2000、3000、4000～半導體裝置

240～間隙

250～第二蓋層材料 A、B～箭號

255～足部