[發(fā)明專利]一種電源波動對DDR4信號影響的分析方法與系統(tǒng)

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• 申請日: 2018-08-21
• 公開（公告）號: CN109117568A
• 公開（公告）日: 2019-01-01
• 發(fā)明（設(shè)計）人: 劉法志
• 申請（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 濟南誠智商標專利事務(wù)所有限公司 37105
• 代理人: 李修杰

1.一種電源波動對DDR4信號影響的分析方法，其特征在于，包括以下步驟：

S1、根據(jù)系統(tǒng)拓撲結(jié)構(gòu)建立電源擾動模型；

S2、設(shè)定電源參數(shù)，仿真電源波動情況；

S3、提取DDR走線的S參數(shù)，搭建鏈路，進行信號仿真；

S4、根據(jù)信號仿真眼圖，比對在有無電源波動下信號的質(zhì)量。

2.根據(jù)權(quán)利要求1所述的一種電源波動對DDR4信號影響的分析方法，其特征在于，所述DDR走線包括始終信號線CLK、數(shù)據(jù)信號線DQ、數(shù)據(jù)選通信號線DQS、數(shù)據(jù)掩碼信號線DM、地址信號線ADDR以及控制信號線。

3.根據(jù)權(quán)利要求2所述的一種電源波動對DDR4信號影響的分析方法，其特征在于，所述時鐘信號線CLK的長度要求為：

CLK信號線的長度最長不能超過4inch；

CLK差分對信號走線嚴格走差分，差分對內(nèi)部走線的長度差要小于5mil；

DDR走線線寬和線間距不能小于4mil。

4.根據(jù)權(quán)利要求2所述的一種電源波動對DDR4信號影響的分析方法，其特征在于，所述數(shù)據(jù)信號線DQ走線長度以DQS作為參考，長度偏差小于50mil。

5.根據(jù)權(quán)利要求2所述的一種電源波動對DDR4信號影響的分析方法，其特征在于，所述數(shù)據(jù)選通信號線DQS的長度要求為：

DQS差分對內(nèi)部兩根信號線等長，差分走線長度偏差小于5mil；

DQS以CLK時鐘走線長度為參照進行走線，其走線長度相對于CLK的走線長度，允許的偏差為±250mil。

6.根據(jù)權(quán)利要求2所述的一種電源波動對DDR4信號影響的分析方法，其特征在于，所述數(shù)據(jù)掩碼信號線DM的走線長度以DQS為參考，長度偏差小于50mil。

7.根據(jù)權(quán)利要求2所述的一種電源波動對DDR4信號影響的分析方法，其特征在于，所述地址信號線ADDR的長度要求為：

ADDR[0:14]以CLK時鐘走線長度為參照進行走線，允許的差范圍為100mil；

地址線采用T型走線，T點到CPU端管腳的走線，最長不超過2inch；

T點到DDR顆粒端管腳的走線，最長不超過1inch。

8.根據(jù)權(quán)利要求2所述的一種電源波動對DDR4信號影響的分析方法，其特征在于，所述控制信號線以CLK時鐘走線長度為參照進行走線，允許偏差范圍為100mil。

9.一種電源波動對DDR4信號影響的分析系統(tǒng)，其特征在于，所述系統(tǒng)包括：

模型建立模塊，用于根據(jù)系統(tǒng)拓撲結(jié)構(gòu)建立電源擾動模型；

電源參數(shù)設(shè)定模塊，用于設(shè)定電源參數(shù)，仿真電源波動情況；

信號仿真模塊，用于提取DDR走線的S參數(shù)，搭建鏈路，進行信號仿真；

信號質(zhì)量比對模塊，用于根據(jù)信號仿真眼圖，比對在有無電源波動下信號的質(zhì)量。

10.根據(jù)權(quán)利要求9所述的一種電源波動對DDR4信號影響的分析系統(tǒng)，其特征在于，所述DDR走線包括始終信號線CLK、數(shù)據(jù)信號線DQ、數(shù)據(jù)選通信號線DQS、數(shù)據(jù)掩碼信號線DM、地址信號線ADDR以及控制信號線。