[發明專利]一種DDS信號發生器

在審

• 申請號: 201810889171.2
• 申請日: 2018-08-07
• 公開（公告）號: CN109085878A
• 公開（公告）日: 2018-12-25
• 發明（設計）人: 王研文
• 申請（專利權）人: 王研文
• 主分類號: G06F1/02
• 分類號: G06F1/02
• 代理公司: 北京華仲龍騰專利代理事務所(普通合伙) 11548
• 代理人: 李靜

本發明公開了一種數字合成三角波、方波、鋸齒波的方法，本發明包括基準時鐘頻率可變輸出模塊、波形生成模塊、相位調節模塊三個模塊。其中基準時鐘頻率可變輸出模塊為波形生成模塊提供一個頻率可調的基準時鐘，波形生成模塊主要作用是根據基準時鐘生成相應的波形，相位調節模塊主要作用是調節信號發生器的初始相位。本發明通過這三個模塊的級聯構成完整的一種DDS信號發生器。

技術領域

本發明涉及電子技術，具體是一種DDS信號發生器。

背景技術

DDS直接數字式頻率合成器(DirectDigital Synthsizer)的簡寫，目前大部分信號發生器都由DDS技術來產生波形，與傳統的頻率合成器比較，DDS信號發生器具有成本低，功耗低，高分辨率，轉換時間快等優點，廣泛使用在電子領域，式實現設備全數字化的一項關鍵技術。

現有技術中，通常由FPGA或DSP來產生DDS波形，使用由波形量化成的波形數據表，同時截取相位累加器輸出的高N位作為查表地址，按照此地址在FPGA或DSP內置的RAM內進行查找，查找的地址對應的數據就是輸出的波形點，再通過對該波形點經過DAC后進行濾波，生成所需要的波形。因為只截取相位累加器的高位，去掉低位后，不可避免地會產生相位截斷誤差，為了減少相位截斷誤差，N的取值應該盡可能的大，N每增加一位，雜散可改善-6db。但是，隨著N的增大，每增加一位N所對應的RAM的容量需要增大一倍，并且FPGA或者DSP所內置的RAM容量往往較小，資源有限，從而導致查表的波表大小有限，進而導致N較小，是的輸出波形的雜散度較高，輸出波形質量較差。

發明內容

本發明的目的在于提供一種DDS直接頻率合成的一種方法，以解決上述背景技術中提出的問題。

為實現上述目的，本發明提供如下技術方案：

一種DDS信號發生器的構建，包含以下步驟：

A、首先提供一個基準頻率發生模塊來產生由分頻主時鐘頻率而得到的任意頻率的時鐘頻率。

B、其次根據基準頻率發生模塊所產生的頻率作為時鐘源，生成三角波、鋸齒波和方波。

C、最后根據相位控制字和基準頻率發生模塊所產生的時鐘源，對多路方波進行相位調節并輸出。

附圖說明

圖1為本發明的基準頻率發生模塊輸出頻率的仿真。

圖2為本發明的基準頻率發生模塊輸出頻率的對比仿真。

圖3為本發明的波形生成模塊的仿真

圖4為本發明的相位調節模塊的仿真

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例?；诒景l明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

第一、本發明提供了一種DDS信號發生器，解決了高精度DDS發生器需要RAM容量較大、波形雜散度高、輸出波形質量較差的缺點。

第二、本發明提供的一種DDS信號發生器，其中包括基準頻率發生模塊、波形發生模塊、相位調節模塊三個模塊。這三個模塊關系為級聯關系，即基準頻率發生模塊輸出基準頻率給波形發生模塊和相位調節模塊，然后輸出相應的波形與相位。