[發(fā)明專利]一種數(shù)據(jù)處理方法、裝置、設(shè)備、系統(tǒng)、FPGA板卡及其組合

在審

• 申請(qǐng)?zhí)枺?/td>: 201810871133.4
• 申請(qǐng)日: 2018-08-02
• 公開（公告）號(hào): CN109032982A
• 公開（公告）日: 2018-12-18
• 發(fā)明（設(shè)計(jì)）人: 張闖;陳繼承;闞宏偉
• 申請(qǐng)（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號(hào): G06F13/38
• 分類號(hào): G06F13/38;G06F13/40;G06F13/42
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 羅滿

本發(fā)明實(shí)施例公開了一種數(shù)據(jù)處理方法、裝置、設(shè)備、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)、系統(tǒng)、FPGA板卡及其組合。其中，F(xiàn)PGA板卡包括通過內(nèi)部總線相連的多個(gè)vFPGA單元；每個(gè)vFPGA單元均包括內(nèi)存單元，且唯一對(duì)應(yīng)一個(gè)標(biāo)識(shí)信息；各vFPGA單元用于單獨(dú)執(zhí)行計(jì)算任務(wù)。本申請(qǐng)?zhí)峁┑募夹g(shù)方案的優(yōu)點(diǎn)在于，將FPGA板卡以更小粒度劃分為多個(gè)vFPGA單元，各vFPGA單元單獨(dú)執(zhí)行計(jì)算任務(wù)，即每個(gè)vFPGA單元為FPGA板卡上的最小運(yùn)算單位，從而解決了FPGA板卡作為一個(gè)整體單位進(jìn)行計(jì)算資源的劃分和調(diào)度導(dǎo)致的資源無法充分的利用和發(fā)揮的弊端，有效的提升了FPGA板卡的資源利用率；FPGA板卡計(jì)算資源池化以更小維度進(jìn)行，有利于提升整個(gè)系統(tǒng)的伸縮性和擴(kuò)展性。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及FPGA加速板卡技術(shù)領(lǐng)域，特別是涉及一種數(shù)據(jù)處理方法、裝置、設(shè)備、系統(tǒng)、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)、FPGA板卡及其組合。

背景技術(shù)

FPGA(Field-Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)為在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是一種新型的異構(gòu)計(jì)算平臺(tái)加速器件，由可編程的邏輯塊和互聯(lián)網(wǎng)絡(luò)組成，可在不同邏輯下執(zhí)行多個(gè)線程，實(shí)現(xiàn)流水線并行處理，具有較強(qiáng)的并行處理能力。FPGA在大數(shù)據(jù)處理領(lǐng)域具有諸多優(yōu)勢(shì)，如采用流水線方式實(shí)現(xiàn)并行計(jì)算、低功耗、動(dòng)態(tài)可重構(gòu)等。

隨著云計(jì)算、大數(shù)據(jù)的快速發(fā)展，在FPGA加速云中，F(xiàn)PGA板卡作為一個(gè)整體單位進(jìn)行計(jì)算資源的劃分和調(diào)度，當(dāng)FPGA板卡有限，而需要調(diào)用的FPGA個(gè)數(shù)較多時(shí)，盡管每個(gè)FPGA板卡上的資源仍有剩余，但是FPGA為整體單位，導(dǎo)致FPGA計(jì)算資源得不到充分的利用和發(fā)揮，無法滿足現(xiàn)實(shí)需求，整個(gè)系統(tǒng)的伸縮性和擴(kuò)展性也較差。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例的目的是提供一種數(shù)據(jù)處理方法、裝置、設(shè)備、系統(tǒng)、計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)、FPGA板卡及其組合，有效的提高了FPGA計(jì)算資源的利用率，提升了系統(tǒng)的伸縮性和擴(kuò)展性。

為解決上述技術(shù)問題，本發(fā)明實(shí)施例提供以下技術(shù)方案：

本發(fā)明實(shí)施例一方面提供了一種FPGA板卡，包括通過內(nèi)部總線相連的多個(gè)vFPGA單元；

每個(gè)vFPGA單元均包括內(nèi)存單元，且唯一對(duì)應(yīng)一個(gè)標(biāo)識(shí)信息；

各vFPGA單元用于單獨(dú)執(zhí)行計(jì)算任務(wù)。

本發(fā)明實(shí)施例還提供了一種FPGA板卡組合，包括第一FPGA板卡和第二FPGA板卡；

所述第一FPGA板卡和所述第二FPGA板卡通過各自的MAC模塊互聯(lián)于網(wǎng)絡(luò)，且通過各自MAC模塊唯一對(duì)應(yīng)的MAC地址進(jìn)行識(shí)別，以實(shí)現(xiàn)板間數(shù)據(jù)的交互；

所述第一FPGA板卡和所述第二FPGA板卡均包括多個(gè)通過內(nèi)部總線相連、用于單獨(dú)執(zhí)行計(jì)算任務(wù)的vFPGA單元；每個(gè)vFPGA單元均包括內(nèi)存單元，且唯一對(duì)應(yīng)一個(gè)標(biāo)識(shí)信息。

可選的，所述第一FPGA板卡和第二FPGA板卡通過40G光纖網(wǎng)絡(luò)光口互連。

本發(fā)明實(shí)施例另一方面提供了一種數(shù)據(jù)處理方法，基于FPGA板卡，包括：

獲取FPGA板卡的MAC地址和各vFPGA的標(biāo)識(shí)信息；

根據(jù)所述MAC地址判斷待處理數(shù)據(jù)是否為所述FPGA板卡的數(shù)據(jù)；

若是，則根據(jù)各vFPGA的標(biāo)識(shí)信息將所述待處理數(shù)據(jù)發(fā)送至所屬的vFPGA進(jìn)行數(shù)據(jù)處理；

若否，則將所述待處理處理發(fā)送至網(wǎng)絡(luò)，以使相應(yīng)的目標(biāo)FPGA板卡對(duì)其進(jìn)行數(shù)據(jù)處理；

其中，所述FPGA板卡包括多個(gè)通過內(nèi)部總線相連、用于單獨(dú)執(zhí)行計(jì)算任務(wù)的vFPGA單元；每個(gè)vFPGA單元均包括內(nèi)存單元，且唯一對(duì)應(yīng)一個(gè)標(biāo)識(shí)信息。