[發(fā)明專利]一種異構(gòu)計(jì)算平臺的電源管理方法、裝置、設(shè)備及介質(zhì)

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• 申請日: 2018-08-02
• 公開（公告）號: CN109116961A
• 公開（公告）日: 2019-01-01
• 發(fā)明（設(shè)計(jì)）人: 張闖;陳繼承
• 申請（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號: G06F1/26
• 分類號: G06F1/26;G06F11/30
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 羅滿

本發(fā)明實(shí)施例公開了一種異構(gòu)計(jì)算平臺的電源管理方法、裝置、設(shè)備及計(jì)算機(jī)可讀存儲介質(zhì)。其中，方法包括通過主機(jī)的電源狀態(tài)判斷主機(jī)的工作狀態(tài)，當(dāng)主機(jī)處于休眠狀態(tài)，發(fā)送關(guān)閉與主機(jī)相連的各設(shè)備組件電源的指令；當(dāng)主機(jī)處于工作狀態(tài)且各組件設(shè)備的電源呈現(xiàn)關(guān)閉狀態(tài)，發(fā)送開啟與主機(jī)相連的各設(shè)備組件電源的指令；其中，設(shè)備組件可包括FPGA加速卡、CPLD、閃存。本申請?zhí)峁┑募夹g(shù)方案根據(jù)主機(jī)的工作狀態(tài)對各外接設(shè)備組件的電源狀態(tài)進(jìn)行控制，有業(yè)務(wù)需求處理時，才喚醒各設(shè)備組件并進(jìn)行供電，實(shí)現(xiàn)了各外接設(shè)備組件的節(jié)能設(shè)計(jì)，大大的節(jié)省了外接設(shè)備組件的耗電，有效的降低整個異構(gòu)計(jì)算平臺的能耗，從而有利于提升異構(gòu)計(jì)算平臺的性能。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及異構(gòu)計(jì)算技術(shù)領(lǐng)域，特別是涉及一種異構(gòu)計(jì)算平臺的電源管理方法、裝置、設(shè)備及計(jì)算機(jī)可讀存儲介質(zhì)。

背景技術(shù)

FPGA(Field-Programmable Gate Array，現(xiàn)場可編程門陣列)，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是一種新型的異構(gòu)計(jì)算平臺加速器件，由可編程的邏輯塊和互聯(lián)網(wǎng)絡(luò)組成，可在不同邏輯下執(zhí)行多個線程，實(shí)現(xiàn)流水線并行處理，具有較強(qiáng)的并行處理能力。FPGA在大數(shù)據(jù)處理領(lǐng)域具有諸多優(yōu)勢，如采用流水線方式實(shí)現(xiàn)并行計(jì)算、低功耗、動態(tài)可重構(gòu)等。

異構(gòu)計(jì)算為指使用不同類型指令集和體系架構(gòu)的計(jì)算單元組成系統(tǒng)的計(jì)算方式，能夠根據(jù)每一個計(jì)算子系統(tǒng)的結(jié)構(gòu)特點(diǎn)為其分配不同的計(jì)算任務(wù)，常見的計(jì)算單元有中央處理器CPU、圖形處理器GPU、數(shù)字信號處理DSP、專用集成電路ASIC、FPGA等。比如CPU和GPU之間的“協(xié)同計(jì)算、彼此加速”，從而突破CPU發(fā)展的瓶頸。這種模式可提高服務(wù)器的計(jì)算性能、能效比和計(jì)算實(shí)時性。

目前，基于FPGA的異構(gòu)計(jì)算加速已經(jīng)成為行業(yè)一個趨勢，而隨著FPGA加速卡的大量部署，F(xiàn)PGA加速卡在靜止?fàn)顟B(tài)下大概消耗幾十瓦的電能，異構(gòu)計(jì)算平臺的功耗問題成為衡量整個異構(gòu)計(jì)算平臺性能的一個重要指標(biāo)。對于很多行業(yè)，如互聯(lián)網(wǎng)行業(yè)，F(xiàn)PGA加速卡的運(yùn)行具有時間周期性，比如白天業(yè)務(wù)量大，此時FPGA加速卡處于功耗高峰期，而晚間業(yè)務(wù)量大量減少，此時FPGA加速卡處于空耗狀態(tài)下，可見，如果在FPGA加速卡執(zhí)行任務(wù)較少時，仍一直處于使用狀態(tài)，不僅會縮短FPGA板卡的使用壽命，還無疑會增加整個異構(gòu)計(jì)算平臺的功耗。

鑒于此，如何實(shí)現(xiàn)FPGA加速卡節(jié)能，從而降低整個異構(gòu)計(jì)算平臺的功耗，為本領(lǐng)域技術(shù)人員亟待解決的問題。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例的目的是提供一種異構(gòu)計(jì)算平臺的電源管理方法、裝置、設(shè)備及計(jì)算機(jī)可讀存儲介質(zhì)，實(shí)現(xiàn)FPGA加速卡的節(jié)能設(shè)計(jì)，有利于降低整個異構(gòu)計(jì)算平臺的功耗。

為解決上述技術(shù)問題，本發(fā)明實(shí)施例提供以下技術(shù)方案：

本發(fā)明實(shí)施例一方面提供了一種異構(gòu)計(jì)算平臺的電源管理方法，包括：

通過獲取主機(jī)的電源狀態(tài)判斷所述主機(jī)的工作狀態(tài)；

當(dāng)所述主機(jī)處于休眠狀態(tài)，發(fā)送關(guān)閉與所述主機(jī)相連的各設(shè)備組件電源的指令；

當(dāng)所述主機(jī)處于工作狀態(tài)且各組件設(shè)備的電源呈現(xiàn)關(guān)閉狀態(tài)，發(fā)送開啟與所述主機(jī)相連的各設(shè)備組件電源的指令；

其中，各設(shè)備組件為FPGA加速卡、CPLD或閃存。

可選的，還包括：

當(dāng)檢測到FPGA加速卡插入插槽，發(fā)送閉合插槽保護(hù)鎖的指令，以使保護(hù)鎖感應(yīng)器發(fā)送熱插撥控制器將連接信號接通至所述插槽；

當(dāng)接收到用戶確認(rèn)所述FPGA加速卡插入，發(fā)送為所述FPGA加速卡進(jìn)行供電的指令。

可選的，在所述當(dāng)檢測到FPGA加速卡插入插槽，發(fā)送閉合插槽保護(hù)鎖的指令之后，還包括：