[發明專利]半導體存儲裝置

有效

• 申請號: 201810847559.6
• 申請日: 2018-07-27
• 公開（公告）號: CN109637572B
• 公開（公告）日: 2023-07-07
• 發明（設計）人: 加藤光司;志賀仁
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/26
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種能夠縮短對存儲單元的訪問時間的半導體存儲裝置。一實施方式的半導體存儲裝置的第1、第2、第4晶體管包含共通連接于第1節點的第1端。第1及第2晶體管分別包含被供給相互相等的第1及第2電壓的第2端。第4晶體管包含被輸入與具有互不相同的極性的第3晶體管的柵極相同的信號的柵極，且可將第1及第2節點之間連接。第5晶體管包含連接于讀出節點的第1端、及連接于具有與第2節點相互反轉的邏輯電平的第3節點的柵極。鎖存電路根據是否被置位而將第1晶體管切換為接通狀態或斷開狀態。控制部在使第2、及第4晶體管分別為斷開狀態及接通狀態的動作時，根據讀出節點的邏輯電平來判定鎖存電路是否被置位。

[相關申請]

本申請享有以日本專利申請2017-194985號(申請日：2017年10月5日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

已知有作為半導體存儲裝置的NAND(Not?AND，與非)型閃速存儲器。

發明內容

實施方式提供一種能夠縮短對存儲單元的訪問時間的半導體存儲裝置。

實施方式的半導體存儲裝置具備塊解碼器與控制部，所述塊解碼器包含讀取選擇塊是否不可用的信息的讀出節點。所述塊解碼器包含第1晶體管、第2晶體管、第3晶體管、第4晶體管、第5晶體管、及保存所述不可用信息的鎖存電路。所述第1晶體管包含電連接于第1節點的第1端、及被供給第1電壓的第2端。所述第2晶體管包含電連接于所述第1節點的第1端、及被供給與所述第1電壓相等的第2電壓的第2端。所述第3晶體管包含被供給比所述第1電壓及所述第2電壓大的第3電壓的第1端、及電連接于第2節點的第2端。所述第4晶體管包含電連接于所述第1節點的第1端、及被輸入與所述第3晶體管的柵極相同的信號的柵極，可將所述第1節點與所述第2節點之間電連接，且具有與所述第3晶體管互不相同的極性。所述第5晶體管包含電連接于所述讀出節點的第1端、及電連接于具有與所述第2節點相互反轉的邏輯電平的第3節點的柵極。所述鎖存電路根據是否置位了所述塊不可用信息，將所述第1晶體管切換為接通狀態或斷開狀態。所述控制部在使所述第2晶體管及所述第3晶體管為斷開狀態且使所述第4晶體管為接通狀態的動作時，根據基于所述讀出節點的電壓的邏輯電平，判定所述鎖存電路是否被置位。

附圖說明

圖1是用來說明第1實施方式的存儲器系統的構成的框圖。

圖2是用來說明第1實施方式的半導體存儲裝置的構成的框圖。

圖3是用來說明第1實施方式的半導體存儲裝置的存儲單元陣列的構成的電路圖。

圖4是用來說明第1實施方式的半導體存儲裝置的存儲單元陣列的構成的剖視圖。

圖5是用來說明第1實施方式的半導體存儲裝置的讀出放大器模塊的構成的框圖。

圖6是用來說明第1實施方式的半導體存儲裝置的行解碼器的構成的框圖。

圖7是用來說明第1實施方式的半導體存儲裝置的塊解碼器的構成的電路圖。

圖8是用來說明第1實施方式的半導體存儲裝置的壞塊鎖存器的讀出節點的構成的電路圖。

圖9是用來說明第1實施方式的半導體存儲裝置的壞塊鎖存器中置位的信息的讀出動作的時序圖。

圖10是用來說明第1實施方式的半導體存儲裝置的壞塊鎖存器中置位的信息的讀出動作的時序圖。

圖11是用來說明第2實施方式的半導體存儲裝置的塊解碼器的構成的電路圖。

圖12是用來說明第2實施方式的半導體存儲裝置的壞塊鎖存器的讀出節點的電路圖。