[發明專利]具有改進的布局的集成電路器件

有效

• 申請號: 201810843308.0
• 申請日: 2018-07-27
• 公開（公告）號: CN109309077B
• 公開（公告）日: 2020-12-29
• 發明（設計）人: 張豐愿;陳俊臣;黃博祥;魯立忠;林仲德;高章瑞;陳勝雄;劉欽洲
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L27/02
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種集成電路器件包括：器件層，具有根據預定的器件節距間隔開的器件；第一金屬互連層，設置在器件層之上并且耦合到器件層；以及第二金屬互連層，設置在第一金屬互連層之上并且通過第一通孔層耦合到第一金屬互連層。第二金屬互連層具有根據預定的金屬線節距間隔開的金屬線，并且預定的金屬線節距與預定的器件節距的比率小于1。本發明的實施例還涉及具有改進的布局的集成電路器件。

技術領域

本發明的實施例涉及具有改進的布局的集成電路器件。

背景技術

在先進的集成電路節點中，至晶體管和其他有源器件的連接銷(諸如輸入/輸出(I/O)連接銷)的形狀限于矩形。多晶硅線和連接銷也需要位于預定軌道上。典型的方法是將所有連接銷定位在金屬-I(M1)互連層上，并設置M1軌道的節距以匹配器件層處的多晶硅線的節距。也就是說，M1軌道節距與多晶硅線節距的比率為一比一(1:1)。該方法擴大了M1節距，即，以匹配多晶硅線的節距，并且還減少了M1互連層中可用的布線資源量。這種方法還限制了直接在M1互連層中形成的電源線下定位器件單元的能力，因為電源線和所有連接銷都位于M1層中。

發明內容

本發明的實施例提供了一種集成電路器件，包括：器件層，具有根據預定的器件節距間隔開的器件；第一金屬互連層，設置在所述器件層之上并且耦合到所述器件層；以及第二金屬互連層，設置在所述第一金屬互連層之上，并且通過第一通孔層耦合到所述第一金屬互連層，其中，所述第二金屬互連層具有根據預定的金屬線節距間隔開的金屬線，并且其中，所述預定的金屬線節距與預定的器件節距的比率小于1。

本發明的另一實施例提供了一種集成電路器件，包括：根據第一單元布局在第一位置處制造的器件的第一實例；以及根據第二單元布局在第二位置處制造的所述器件的第二實例；其中，單元布局包括：器件層；設置在所述器件層之上并且耦合到所述器件層的第一金屬互連層；以及設置在所述第一金屬互連層之上并且通過第一通孔層耦合到所述第一金屬互連層的第二金屬互連層，其中，單元布局中的所述第二金屬互連層中的預定的金屬線節距與所述器件層中的預定的多晶硅線節距的比率小于1，并且其中，所述第一單元布局和所述第二單元布局在所述第二金屬互連層中的至少一條金屬線相對于單元布局中的共同部件的相對位置方面不同。

本發明的又一實施例提供了一種制造集成電路器件的方法，包括：從器件的多個單元中選擇集成電路設計中的第一位點，所述單元具有不同的單元布局；為所述第一位點選擇所述器件的一個單元；在選擇所述一個單元后準備布線布局；存儲所述布線布局；以及使用所存儲的布局制造所述集成電路器件，其中每個所述單元包括：器件層；設置在所述器件層之上并且耦合到所述器件層的第一金屬互連層；以及設置在所述第一金屬互連層之上并且通過第一通孔層耦合到所述第一金屬互連層的第二金屬互連層，并且其中，所述單元中的所述第二金屬互連層中的預定的金屬線節距與所述器件層中的預定的多晶硅線節距的比率小于1。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出根據一些實施例的用于集成電路器件的器件單元的M1和M0層的布局圖。

圖2是根據一些實施例的器件單元的一部分的截面圖，其中M1線節距與多晶硅線節距的比率設置為2:3。

圖3示出了根據一些實施例的用于設計用于銷接入優化的VIA0外殼的單元布局的部件。

圖4A和圖4B示出了根據一些實施例的位于集成電路設計中的多個單元位點處的單元。

圖5示出了根據一些實施例的用于相同器件單元的不同單元布局的M1線的可選位置。

圖6示出了根據一些實施例的相同器件單元的不同單元布局的使用。