[發(fā)明專利]一種三維半導體存儲器及其制備方法

有效

• 申請?zhí)枺?/td>: 201810762877.2
• 申請日: 2018-07-12
• 公開（公告）號: CN108878441B
• 公開（公告）日: 2020-10-09
• 發(fā)明（設計）人: 王恩博;閭錦;張易;楊號號;龐亮;張勇;陶謙;胡禺石;呂震宇
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/1157;H01L27/115
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

本發(fā)明提供了一種三維半導體存儲器，包括襯底、第一堆疊結構、位于第一堆疊結構上的第二堆疊結構、第一堆疊結構中的第一溝道孔；第二堆疊結構中對準第一溝道孔的第二通道孔；第一通道孔和該第二通道孔之間的中間導電部和阻擋層，該阻擋層位于該中間導電層的上方，該第一溝道孔中的第一溝道層穿過該中間阻擋層與該中間導電部接觸，該第二溝道層與該中間導電部接觸。本發(fā)明的三維半導體存儲及其制備方法，通過使第二存儲層與中間導電部相互隔離，避免溝道層與中間導電部組成曲折回路，保證中間導電部的反型，提高電子遷移率。所以本發(fā)明可以提高三維存儲器的編程和擦寫性能。

技術領域

本發(fā)明涉及三維半導體存儲器領域，尤其涉及一種具有較高可靠性的三維半導體存儲及其制備方法。

背景技術

為了克服二維存儲器件的限制，業(yè)界已經(jīng)研發(fā)了具有三維(3D)結構的存儲器件，通過將存儲器單元三維地布置在襯底之上來提高集成密度。

在例如3D NAND閃存的三維存儲器件中，存儲陣列可包括具有溝道結構的核心(core)區(qū)。溝道結構形成于垂直貫穿三維存儲器件的堆疊層(stack)的通道孔中。通常通過單次刻蝕來形成堆疊層的通道孔。但是為了提高存儲密度和容量，三維存儲器的層數(shù)(tier)繼續(xù)增大，例如從64層增長到96層、128層或更多層。在這種趨勢下，單次刻蝕的方法在處理成本上越來越高，在處理能力上越來越?jīng)]有效率。

一些改進的方法嘗試將堆疊層分為多個相互堆疊的堆疊結構(deck)。在形成一個堆疊結構后，先刻蝕通道孔和形成溝道結構，然后繼續(xù)形成堆疊結構。溝道結構的溝道層之間通過位于二者之間共用的導電部連接。溝道層和導電部的材料通常為多晶硅。當導電部的位置或者形態(tài)不佳時，容易導致多晶硅反型(inversion)失敗，從而造成多晶硅電阻過高、電子遷移率過低。這導致溝道電流降低，從而嚴重影響三維存儲器的編程/寫入性能。

發(fā)明內(nèi)容

以下給出一個或多個方面的簡要概述以提供對這些方面的基本理解。此概述不是所有構想到的方面的詳盡綜覽，并且既非旨在指認出所有方面的關鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡化形式給出一個或多個方面的一些概念以為稍后給出的更加詳細的描述之序。

為了解決上述存在的問題，本發(fā)明提供了一種三維半導體存儲器，包括：襯底；

位于該襯底上的第一堆疊結構，該第一堆疊結構包括多個間隔設置的第一柵極層；

垂直于該襯底的上表面的第一通道孔，該第一通道孔位于該第一堆疊結構中，該第一通道孔內(nèi)設有第一溝道層；

中間導電部和中間阻擋層，該中間阻擋層位于該中間導電層的上方，該第一溝道層與該中間導電部接觸；

位于該第一堆疊結構上的第二堆疊結構，該第二堆疊結構包括多個間隔設置的第二柵極層；

垂直于該襯底的上表面的第二通道孔，該第二通道孔位于該第二堆疊結構中并到達該中間阻擋層，該第二通道孔內(nèi)設有第二溝道層，該第二溝道層穿過該中間阻擋層與該中間導電部接觸。

在本發(fā)明的至少一個實施例中，還包括與該第二溝道孔對應的第二存儲層；

該第二存儲層位于該第二通道孔內(nèi)部，該第二存儲層的下端位于該中間阻擋層的內(nèi)部。

在本發(fā)明的至少一個實施例中，該第二通道孔延伸入該中間阻擋層，并在中間阻擋層上形成凹槽。

在本發(fā)明的至少一個實施例中，該第二通道孔底部形成有貫穿該中間阻擋層的開口，該開口延伸入該中間導電部；

該第二溝道層經(jīng)該開口與該中間導電部接觸。

在本發(fā)明的至少一個實施例中，該中間阻擋層的材料包括金屬氧化物。

在本發(fā)明的至少一個實施例中，還包括第一存儲層，該第一存儲層位于該第一通道孔內(nèi)。