[發明專利]半導體封裝及其制作方法

在審

• 申請號: 201810735769.6
• 申請日: 2018-07-06
• 公開（公告）號: CN109727966A
• 公開（公告）日: 2019-05-07
• 發明（設計）人: 王垂堂;張智杰;廖佑廣;夏興國;張智援;謝政憲;余振華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/16
• 分類號: H01L25/16;H01L23/31;H01L21/56
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 蔣林清

本發明實施例涉及一種半導體封裝及其制作方法。半導體封裝包含：互連結構，其具有第一表面及與所述第一表面相對的第二表面；至少一個光學芯片，其在所述互連結構的所述第一表面上方且電耦合到所述互連結構；絕緣層，其接觸所述互連結構的所述第二表面；及模塑料，其在所述互連結構的所述第一表面上方。所述絕緣層包含面向所述互連結構的所述第二表面的第三表面及與所述第三表面相對的第四表面。通過所述模塑料覆蓋所述光學芯片的至少一邊緣。

技術領域

本發明實施例涉及半導體封裝及其制作方法。

背景技術

先進電子技術的需求需要使電子產品更輕、更薄、更快且更智能，同時使其更友好、強大、可靠、穩健及便宜。因此，電子封裝的趨勢是開發高度集成的封裝結構。多芯片模塊(MCM)封裝可集成具有不同功能的芯片，例如微處理器、存儲器、邏輯元件、光學IC及電容器，且取代將個別封裝放置于一個電路板上的現有技術。因此，減小封裝大小且改進存儲器裝置的可靠性。

發明內容

根據本發明的一實施例，一種半導體封裝包括：互連結構，其包括第一表面及與所述第一表面相對的第二表面；至少一個光學芯片，其在所述互連結構的所述第一表面上方且電耦合到所述互連結構；絕緣層，其接觸所述互連結構的所述第二表面，其中所述絕緣層包括面向所述互連結構的所述第二表面的第三表面及與所述第三表面相對的第四表面；及模塑料，其在所述互連結構的所述第一表面上方，其中通過所述模塑料覆蓋所述光學芯片的至少一邊緣。

根據本發明的一實施例，一種半導體封裝包括：互連結構，其包括第一表面及與所述第一表面相對的第二表面；絕緣層，其接觸所述互連結構的所述第二表面，其中所述絕緣層包括面向所述互連結構的所述第二表面的第三表面及與所述第三表面相對的第四表面；及至少一個光學芯片，其在所述絕緣層的所述第四表面上方且電耦合到所述互連結構；及模塑料，其在所述互連結構的所述第一表面上方。

根據本發明的一實施例，一種用于制作半導體封裝的方法包括：提供包括第一側及與所述第一側相對的第二側的襯底，所述襯底包括所述第一側處的至少一個絕緣層及所述絕緣層上方的互連結構；從所述第二側薄化所述襯底；在所述襯底上方放置至少一個光學芯片；在所述互連結構上方放置模塑料；及在所述第二側處所述襯底上方形成多個導電層，其中所述導電層電耦合到所述互連結構。

附圖說明

當結合附圖閱讀時，從以下實施方式更好理解本揭露實施例的方面。應注意，根據行業中的標準實踐，各種構件不按比例繪制。實際上，為清晰論述，各種構件的尺寸可任意增大或減小。

圖1是表示根據本揭露的一些實施例的用于制作半導體封裝的方法的流程圖。

圖2是表示根據本揭露的一些實施例的用于制作半導體封裝的方法的流程圖。

圖3是表示根據本揭露的一些實施例的用于制作半導體封裝的方法的流程圖。

圖4A到4M繪示在一或多個實施例中根據本揭露實施例的方面構建的各種制作階段的半導體封裝的剖面圖。

圖5是在一些實施例中根據本揭露實施例的其它方面的半導體封裝的剖面圖。

圖6A到6B繪示在一或多個實施例中根據本揭露實施例的方面構建的各種制作階段的半導體封裝的剖面圖。

圖7是在一些實施例中根據本揭露實施例的其它方面的半導體封裝的剖面圖。

圖8是在一些實施例中根據本揭露實施例的其它方面的半導體封裝的剖面圖。

圖9A到9G繪示在一或多個實施例中根據本揭露實施例的方面構建的各種制作階段的半導體封裝的剖面圖。

具體實施方式