[發明專利]半導體存儲器電容孔的制備方法

在審

• 申請號: 201810654407.4
• 申請日: 2018-06-22
• 公開（公告）號: CN110634733A
• 公開（公告）日: 2019-12-31
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/033
• 分類號: H01L21/033;H01L21/8242;H01L27/108
• 代理公司: 31219 上海光華專利事務所(普通合伙)
• 代理人: 佟婷婷

本發明提供一種半導體存儲器電容孔的制備方法，包括：提供半導體基底，形成電容支撐犧牲結構層、硬掩膜消耗層、雙圖案整合層、第一圖形遷移層及第一掩膜層；形成沿第一方向的第二圖案層、第一間隔犧牲層、第一填充掩膜層；平坦化至第二圖案層；形成刻蝕停止層、第二圖形遷移層及第二掩膜層；形成沿第二方向的第四圖案層、第二間隔犧牲層、第二填充掩膜層；平坦化至第二間隔犧牲層；形成圖形轉移層；刻蝕電容支撐犧牲結構層，以形成半導體存儲器電容孔。本發明利用兩個方向分別形成側壁層進行圖形加倍，改進器件結構中特征尺寸的界定，解決大小孔洞的問題，并通過刻蝕過程中雙圖案整合層的改進，提高圖形精準度，對結構層進行改進，提高良率。

技術領域

本發明屬于半導體器件制造技術領域，特別是涉及一種半導體存儲器電容孔的制備方法。

背景技術

動態隨機存儲器(Dynamic Random Access Memory，簡稱：DRAM)是計算機中常用的半導體存儲器件，由許多重復的存儲單元組成。每個存儲單元通常包括電容器和晶體管；晶體管的柵極與字線相連、晶體管的漏極/源極與位線相連、晶體管的源極/漏極與電容器相連；字線上的電壓信號能夠控制晶體管的打開或關閉，進而通過位線讀取存儲在電容器中的數據信息，或者通過位線將數據信息寫入到電容器中進行存儲。

隨著半導體行業的發展，許多因素(包含現代電子設備中對提高的便攜性、計算能力、存儲容量以及能量效率的需求)，集成電路的尺寸不斷減小。為了有助于此尺寸減小，繼續研究減小集成電路的組成特性的尺寸的方法，上述組成特征的實例包含電容器、電觸點、互連線以及其它電氣裝置等。減小特征尺寸的趨勢在存儲器電路或裝置中是非常明顯的，其中，存儲器電路或裝置例如是動態隨機存儲器(DRAM)或靜態隨機存儲器(SRAM)等。

對不斷減小特征尺寸的需求越來越高，相應對用于形成所述特征的技術提出要求也越來越高，另外，間距的概念可用于描述這些特征的尺寸，間距是兩個相鄰特征中的相同的點之間的距離。目前，某些光致抗蝕劑材料僅對某些波長做出反應，可使用的一種常見波長范圍是紫外線(UV)范圍，因為許多光致抗蝕劑材料選擇性的對特定波長做出反應，所以光刻技術每一者都具有最小間距，然而，在在所述最小間距以下，特定的光刻技術不能可靠的形成特征，此最小間距通常由可與所述一起使用的光波長來確定，因此，光刻技術的最小間距可能限制特征尺寸減小。因此，需要減小集成電路的尺寸并增加計算機芯片上的電氣裝置陣列的可操作密度，需要提供形成較小特征的改進方法、用于增加特征密度的改進的方法、將產生更高效陣列的方法以及將在不損害特征分辨度的情況下提供更緊湊陣列的技術。

因此，如何提供一種半導體存儲器電容孔的制備方法，以解決現有技術中的上述問題實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體存儲器電容孔的制備方法，用于解決現有技術中的尺寸微縮的半導體結構難以制備、尺寸不均勻圖形不精準以及存在側壁特征尺寸大小洞等問題。

為實現上述目的及其他相關目的，本發明提供一種半導體存儲器電容孔結構的制備方法，包括如下步驟：

1)提供一半導體基底，并于所述半導體基底上依次形成電容支撐犧牲結構層、硬掩膜消耗層、雙圖案整合層、第一圖形遷移層以及第一掩膜層，其中，所述第一掩膜層包括可灰化硬掩膜層(AHM)及類金剛石薄膜層(DLC)中的至少一種；

2)于所述第一掩膜層上形成沿第一方向排布的第一圖案層，所述第一圖案層包括若干個平行間隔排布的第一圖案單元；

3)經由所述第一掩膜層轉移所述第一圖案層上的圖案至所述第一圖形遷移層中，以形成第二圖案層，所述第二圖案層包括若干個平行間隔排布的第二圖案單元；