[發(fā)明專利]一種半導(dǎo)體結(jié)構(gòu)及其形成方法、以及SRAM有效
| 申請?zhí)枺?/td> | 201810589784.4 | 申請日： | 2018-06-08 |
| 公開（公告）號： | CN110581133B | 公開（公告）日： | 2022-09-13 |
| 發(fā)明（設(shè)計(jì)）人： | 金吉松 | 申請（專利權(quán)）人： | 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司 |
| 主分類號： | H01L27/11 | 分類號： | H01L27/11 |
| 代理公司： | 上海知錦知識產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31327 | 代理人： | 潘彥君;李麗 |
| 地址： | 201203 上海市浦東新*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 半導(dǎo)體 結(jié)構(gòu) 及其 形成 方法 以及 sram | ||
1.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括：
形成基底，所述基底包括襯底以及位于所述襯底上多個(gè)分立的鰭部，所述多個(gè)分立的鰭部長度相等，且所述鰭部具有相對的第一端和第二端，所述襯底包括用于形成第一上拉晶體管的第一PMOS區(qū)、以及與所述第一PMOS區(qū)相鄰且用于形成第二上拉晶體管的第二PMOS區(qū)，位于所述第一PMOS區(qū)襯底上的鰭部為第一鰭部，位于所述第二PMOS區(qū)襯底上的鰭部為第二鰭部，位于所述第一PMOS區(qū)和第二PMOS區(qū)交界處襯底上的鰭部為第三鰭部；
形成橫跨所述第一鰭部的第一柵極結(jié)構(gòu)以及橫跨所述第二鰭部的第二柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)覆蓋所述第一鰭部的部分頂部表面和部分側(cè)壁表面，所述第二柵極結(jié)構(gòu)覆蓋所述第二鰭部的部分頂部表面和部分側(cè)壁表面；
在所述第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部內(nèi)形成第一摻雜外延層，在所述第二柵極結(jié)構(gòu)兩側(cè)的第二鰭部內(nèi)形成第二摻雜外延層；
形成所述第一摻雜外延層和第二摻雜外延層后，去除所述第三鰭部；
在形成基底后，形成第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之前，所述形成方法還包括：去除位于所述第一端一側(cè)的部分長度的第三鰭部，以及去除位于所述第二端一側(cè)的部分長度的第三鰭部，以使所述第三鰭部沿所述鰭部的延伸方向，位于所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之間。
2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，形成所述基底后，形成所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之前，還包括：對所述第一鰭部進(jìn)行第一鰭切處理，刻蝕去除位于所述第一端一側(cè)的第一長度的第一鰭部；對所述第二鰭部進(jìn)行第二鰭切處理，刻蝕去除位于所述第二端一側(cè)的第二長度的第二鰭部。
3.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在所述第一鰭切處理的步驟中，刻蝕去除位于所述第一端一側(cè)的第一長度的第三鰭部；
在所述第二鰭切處理的步驟中，刻蝕去除位于所述第二端一側(cè)的第二長度的第三鰭部。
4.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，形成所述基底后，形成所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)之前，還包括：對所述第三鰭部進(jìn)行第三鰭切處理，刻蝕去除位于所述第一端一側(cè)的第三長度的第三鰭部以及位于所述第二端一側(cè)的第四長度的第三鰭部。
5.如權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第三長度等于所述第一長度，且所述第四長度等于所述第二長度；或者，
所述第三長度大于所述第一長度，且所述第四長度大于所述第二長度。
6.如權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述第三長度與所述第一長度的比值為1至10，所述第四長度與所述第二長度的比值為1至10。
7.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，形成所述第一摻雜外延層和第二摻雜外延層的步驟包括：在所述第一鰭部和第二鰭部的頂部與側(cè)壁上形成掩膜層，所述掩膜層還覆蓋所述第三鰭部的頂部和側(cè)壁；
刻蝕位于所述第一柵極結(jié)構(gòu)兩側(cè)第一鰭部頂部以及所述第二柵極結(jié)構(gòu)兩側(cè)第二鰭部頂部的掩膜層，暴露出所述第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部頂部以及所述第二柵極結(jié)構(gòu)兩側(cè)的第二鰭部頂部，且還刻蝕部分厚度的第一鰭部和第二鰭部，在刻蝕后的第一鰭部內(nèi)形成第一凹槽，在刻蝕后的第二鰭部內(nèi)形成第二凹槽；
在所述第一凹槽內(nèi)形成第一摻雜外延層，在所述第二凹槽內(nèi)形成第二摻雜外延層。
8.如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，所述掩膜層的材料為氮化硅、氧化硅、氮化硼或氮氧化硅。
9.如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，在所述第一鰭部和第二鰭部的頂部與側(cè)壁上形成掩膜層的步驟中，所述掩膜層的厚度為2納米-3納米。
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H01L 半導(dǎo)體器件；其他類目中不包括的電固體器件
H01L27-00 由在一個(gè)共用襯底內(nèi)或其上形成的多個(gè)半導(dǎo)體或其他固態(tài)組件組成的器件
H01L27-01 .只包括有在一公共絕緣襯底上形成的無源薄膜或厚膜元件的器件
H01L27-02 .包括有專門適用于整流、振蕩、放大或切換的半導(dǎo)體組件并且至少有一個(gè)電位躍變勢壘或者表面勢壘的；包括至少有一個(gè)躍變勢壘或者表面勢壘的無源集成電路單元的
H01L27-14 . 包括有對紅外輻射、光、較短波長的電磁輻射或者微粒子輻射并且專門適用于把這樣的輻射能轉(zhuǎn)換為電能的，或適用于通過這樣的輻射控制電能的半導(dǎo)體組件的
H01L27-15 .包括專門適用于光發(fā)射并且包括至少有一個(gè)電位躍變勢壘或者表面勢壘的半導(dǎo)體組件
H01L27-16 .包括含有或不含有不同材料結(jié)點(diǎn)的熱電元件的；包括有熱磁組件的
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