[發明專利]半導體結構及其形成方法

有效

• 申請號: 201810577904.9
• 申請日: 2018-06-07
• 公開（公告）號: CN110581102B
• 公開（公告）日: 2021-11-09
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/8244;H01L27/092;H01L27/11
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構及其形成方法，方法包括：形成基底，基底包括襯底以及凸出于襯底的多個第一鰭部，襯底包括相鄰的第一區域和第二區域，第一區域和第二區域用于形成不同類型的晶體管；在第一區域和第二區域交界處的襯底上形成偽鰭部；形成橫跨第一鰭部和偽鰭部的第一功函數層，第一功函數層覆蓋第一鰭部和偽鰭部的部分側壁和部分頂部；采用濕法刻蝕工藝去除第一區域的第一功函數層。與第一區域和第二區域交界處的襯底上未形成有偽鰭部的方案相比，本發明偽鰭部延長了刻蝕溶液擴散至第二區域第一鰭部的路徑，能夠逐漸削弱刻蝕溶液的擴散程度，從而能夠避免第二區域第一鰭部上的第一功函數層受到損耗，有利于改善器件性能。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

互補型金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)器件是構成集成電路的基本半導體器件之一。隨著集成電路制造工藝的高速發展，CMOS器件的特征尺寸始終按照一定的比例不斷的在縮小，采用高k材料的柵介質層取代傳統的氧化物材料的柵介質層是集成電路發展的一個趨勢。然而，在高k柵介質層上形成金屬柵極時仍有許多問題亟待解決，其中一個就是功函數的匹配問題。因為功函數將直接影響器件的閾值電壓(Threshold Voltage)和器件性能，因此功函數必須調整到CMOS器件的合適工作范圍內。

CMOS器件包括P型金屬氧化物半導體(PMOS)器件和N型金屬氧化物半導體(NMOS)器件，為了同時滿足NMOS器件和PMOS器件改善閾值電壓的要求，通常采用不同的金屬材料作為NMOS器件和PMOS器件的功函數(WF，Work Function)層材料，使得NMOS器件和PMOS器件具有不同的閾值電壓，其中，NMOS器件具有N型功函數層，PMOS器件具有P型功函數層。

但是，引入功函數層后，所形成的器件仍有性能不佳的問題。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，提升器件性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：形成基底，所述基底包括襯底以及凸出于所述襯底的多個第一鰭部，所述襯底包括相鄰的第一區域和第二區域，所述第一區域和第二區域用于形成不同類型的晶體管；在所述第一區域和第二區域交界處的襯底上形成偽鰭部；形成橫跨所述第一鰭部和偽鰭部的第一功函數層，所述第一功函數層覆蓋所述第一鰭部和偽鰭部的部分側壁和部分頂部；采用濕法刻蝕工藝去除所述第一區域的第一功函數層。

相應的，本發明還提供一種半導體結構，包括：基底，所述基底包括襯底以及凸出于所述襯底的多個第一鰭部，所述襯底包括相鄰的第一區域和第二區域，所述第一區域和第二區域形成有不同類型的晶體管；偽鰭部，位于所述第一區域和第二區域交界處的襯底上；橫跨所述第二區域第一鰭部的第一功函數層，所述第一功函數層覆蓋所述第二區域第一鰭部的部分側壁和部分頂部。

與現有技術相比，本發明的技術方案具有以下優點：

本發明在所述第一區域和第二區域交界處的襯底上形成偽鰭部，在半導體工藝中，當后續采用濕法刻蝕工藝去除所述第一區域的第一功函數層時，通常會在所述第二區域形成覆蓋所述第一功函數層的圖形層(例如：光刻膠層)，以所述圖形層為掩膜進行刻蝕；在所述濕法刻蝕工藝過程中，即使所述濕法刻蝕工藝還會沿所述圖形層和第一功函數層的接觸面對所述第二區域的第一功函數層進行刻蝕，但由于所述偽鰭部的設置，所述濕法刻蝕工藝所采用刻蝕溶液的擴散路徑依次為：所述偽鰭部位于所述第一區域一側的側壁、所述偽鰭部頂部、所述偽鰭部位于所述第二區域一側的側壁，直至靠近所述第二區域的第一鰭部；與所述第一區域和第二區域交界處的襯底上未形成有偽鰭部的方案相比，本發明所述偽鰭部延長了所述刻蝕溶液擴散至所述第二區域第一鰭部的路徑，能夠逐漸削弱所述刻蝕溶液的擴散程度，從而能夠避免所述第二區域第一鰭部上的第一功函數層受到損耗，有利于改善器件性能。