[發明專利]一種固定導通時間控制的降壓型DC-DC轉換器

有效

• 申請號: 201810476951.4
• 申請日: 2018-05-18
• 公開（公告）號: CN108512422B
• 公開（公告）日: 2020-09-25
• 發明（設計）人: 馬彥昭;葉崢杰;樊曉椏
• 申請（專利權）人: 西北工業大學
• 主分類號: H02M3/158
• 分類號: H02M3/158;H02M1/14
• 代理公司: 西北工業大學專利中心 61204
• 代理人: 華金

1.一種固定導通時間控制的降壓型DC-DC轉換器，包括功率級(1)、模擬電感電流電路(2)、谷值電壓檢測電路(3)、信號疊加電路(4)、PWM比較器(5)、固定導通時間產生電路(6)、以及驅動和邏輯控制電路(7)；所述模擬電感電流電路(2)對相位信號V_SW進行濾波，將模擬電感電流信號V_RI作為輸出信號并輸出至谷值電壓檢測電路(3)；所述谷值電壓檢測電路(3)檢測模擬電感電流信號V_RI的谷值電壓，將谷值電壓信號V_RI(VY)作為輸出信號并輸出至信號疊加電路(4)；所述信號疊加電路(4)將模擬電感電流信號V_RI與其谷值電壓信號V_RI(VY)相減產生谷值為零的模擬電感電流信號V_EIC；然后，將谷值為零的模擬電感電流信號V_EIC放大k倍后與反饋信號V_FB疊加產生反饋疊加信號V_SUM；將反饋疊加信號V_SUM輸出至PWM比較器(5)；所述PWM比較器(5)將反饋疊加信號V_SUM與參考電壓V_REF進行比較，產生控制信號V_CMP輸出到驅動和邏輯控制電路(7)；所述固定導通時間產生電路(6)將模擬電感電流信號V_RI濾波后產生模擬輸出電壓信號V_EOUT，將相位信號V_SW濾波后產生斜坡信號V_RAMP，信號V_EOUT與信號V_RAMP比較后產生固定導通時間信號T_ON，固定導通時間信號T_ON輸出到驅動和邏輯控制電路(7)；所述功率級(1)為降壓型DC-DC電路，包括功率管M_U、功率管M_D，電感L和輸出電容C_OUT；功率管M_U的漏端與輸入電源V_IN連接，源端與功率管M_D的漏端以及電感L的一端相連；功率管M_D的源端接地，電感L的另一端與輸出V_OUT相連；所述模擬電感電流電路(2)包含電阻R₁、電阻R₂和電容C₁；電阻R₂和電容C₁并聯，電容C₁一端接地，另一端與電阻R₁的一端連接，電阻R₁的另一端與相位信號V_SW連接；模擬電感電流電路(2)用來產生與電感電流紋波變化趨勢相同的模擬電感電流信號；所述模擬電感電流電路(2)對相位信號V_SW進行濾波，其輸出信號為模擬電感電流信號V_RI；所述谷值電壓檢測電路(3)包括七個PMOS管、三個NMOS管、一個電阻R_v、一個電容C_v、一個二極管D1和一個電流源I₁；PMOS管M₁—M₅的柵端相連構成電流鏡結構；PMOS管M₁的柵端和漏端相連，并與電流源I₁相連，PMOS管M₁—M₄的源端相連；PMOS管M₄的漏端與PMOS管M₅的源端相連，目的是為了產生微小電流，PMOS管M₅的漏端與V_RI(VY)相連；第一級放大器包括PMOS管M₂、PMOS管M₆、PMOS管M₇、NMOS管M₈、NMOS管M₉；PMOS管M₆和PMOS管M₇構成輸入差分對結構，PMOS管M₆和PMOS管M₇的源端與PMOS管M₂的漏端相連，PMOS管M₆的柵端接模擬電感電流信號V_RI，PMOS管M₆的漏端接NMOS管M₈的漏端，PMOS管M₇的漏端接NMOS管M₉的漏端，NMOS管M₈的柵端連接NMOS管M₉的柵端，NMOS管M₉的柵端與漏端相連；PMOS管M₇的柵端接谷值電壓信號V_RI(VY)，NMOS管M₁₀的柵端與PMOS管M₆的漏端相連，NMOS管M₁₀的漏端與PMOS管M₃的漏端相連，NMOS管M₈-M₁₀的源端與地相連；NMOS管M₈和NMOS管M₉構成有源電流鏡；第二級放大器由PMOS管M₃和NMOS管M₁₀構成共源端放大器，其輸入為M₁₀的柵端，與第一級放大器的輸出V_o1相連；第二級放大器的輸出為V_o2；二極管D1的正極與兩級放大器的輸入V_RI(VY)及PMOS管M₅的漏端相連，二極管D1的負極與兩級放大器的第二級輸出V_o2相連；電阻R_v的一端和電容C_v的一端串聯，電阻R_v的另一端與V_RI(VY)相連，電容C_v的另一端與地相連；

所述信號疊加電路(4)包括七個PMOS管、八個NMOS管、四個電阻及三個電流源；NMOS管M₁₁和NMOS管M₁₂構成輸入差分對結構，NMOS管M₁₁的柵端與模擬電感電流信號V_RI相連，NMOS管M₁₂的柵端與谷值電壓信號V_RI(VY)相連，NMOS管M₁₁的源端和電阻R_C1的一端相連，NMOS管M₁₂的源端和電阻R_C2的一端相連，NMOS管M₁₁的漏端與PMOS管M₁₅的漏端相連，NMOS管M₁₂的漏端與PMOS管M₁₃的漏端相連；電阻R_C1和電阻R_C2的另一端相連并連接到電流源I₂；PMOS管M₁₃-M₁₄和PMOS管M₁₅-M₁₇分別為兩組電流鏡，PMOS管M₁₃-M₁₄柵端相連，PMOS管M₁₅-M₁₇柵端相連，PMOS管M₁₃-M₁₇源端相連；并且PMOS管M₁₃的漏端與柵端相連，再與NMOS管M₁₂的漏端相連，PMOS管M₁₄的漏端與NMOS管M₂₁的漏端相連；PMOS管M₁₅的漏端與柵端相連，再與NMOS管M₁₁的漏端相連，PMOS管M₁₆的漏端與NMOS管M₂₂的漏端相連；輸出電流信號I_EIC1連接到電阻R_S1與PMOS管M₂₄源端連接的一端；PMOS管M₁₇的漏端與NMOS管M₂₃的漏端相連，輸出電流信號I_EIC2連接到電阻R_S2與電流源I_S2連接的一端；NMOS管M₁₈-M₂₃構成共源共柵電流鏡結構，其中NMOS管M₂₁的柵端和漏端相連，NMOS管M₂₁-M₂₃的柵端相連；NMOS管M18的柵端和漏端相連，NMOS管M₁₈-M₂₀的柵端相連，源端相連，NMOS管M₂₂的源端和NMOS管M₁₉的漏端相連，NMOS管M₂₃的源端和NMOS管M₂₀的漏端相連；PMOS管M₂₄的柵端與參考電壓V_REF相連，PMOS管M₂₅的柵端與反饋電壓V_FB相連；電阻R_S1的一端與PMOS管M₂₄的源端及I_EIC1相連，電阻R_S1的另一端與電流源I_S1相連；電阻R_S2的一端與PMOS管M₂₅的源端相連，電阻R_S2的另一端與電流源I_S2及I_EIC2相連；

所述固定導通時間產生電路(6)包括三個PMOS管、兩個NMOS管、三個電阻、兩個電容、一個電流源和一個比較器；電阻R_0A的一端與電容C₀的一端相連，電阻R_0A的另一端與相位信號V_SW相連，電容C₀的另一端接地；PMOS管M₂₇的源端與電流源I₃相連，PMOS管M₂₇的漏端接地，PMOS管M₂₇的柵端和電容C₀與電阻R_0A的連接點、PMOS管M₂₆漏端與NMOS管M₂₅漏端的連接點同時相連；NMOS管M₂₉的源端與電阻R_0B的一端相連，NMOS管M₂₉的柵端與PMOS管M₂₇的源端和電流源I₃同時相連；PMOS管M₂₈柵端和漏端相連，PMOS管M₂₆與PMOS管M₂₈的柵極相連，源端相連，構成電流鏡結構；NMOS管M₂₅的柵端接到時鐘信號源端接到地，NMOS管M₂₅的漏端與PMOS管M₂₆的漏端相連并且與電容C₀與電阻R_0A的連接點以及PMOS管M₂₇的柵端相連，輸出斜坡信號V_RAMP；電阻R_E一端和電容C_E一端相連，得到模擬輸出電壓信號V_EOUT，電阻R_E另一端連接到模擬電感電流信號V_RI，電容C_E另一端接地；比較器的正端與模擬輸出電壓信號V_EOUT相連，比較器的負端與斜坡信號V_RAMP相連，比較器的輸出信號為固定導通時間信號T_ON；

所述驅動和邏輯控制電路(7)包括RS觸發器和驅動器，控制信號V_CMP輸入到RS觸發器的S端，固定導通時間信號T_ON輸入到RS觸發器的R端；RS觸發器的輸出信號Q輸入到驅動器，驅動器的輸出分別控制功率管M_U和功率管M_D。