[發(fā)明專利]基于FPGA的可重構(gòu)線性方程組求解加速器

有效

• 申請?zhí)枺?/td>: 201810412917.0
• 申請日: 2018-04-30
• 公開（公告）號: CN108763653B
• 公開（公告）日: 2022-04-22
• 發(fā)明（設(shè)計(jì)）人: 潘紅兵;蘇巖;秦子迪;何書專;李麗;李偉
• 申請（專利權(quán)）人: 南京大學(xué)
• 主分類號: G06F30/331
• 分類號: G06F30/331
• 代理公司: 南京匯盛專利商標(biāo)事務(wù)所(普通合伙) 32238
• 代理人: 陳揚(yáng);吳揚(yáng)帆

1.一種基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于包括：

數(shù)據(jù)分配模塊，用于將內(nèi)部存儲器中的數(shù)據(jù)分配給計(jì)算陣列模塊,根據(jù)輸入系數(shù)矩陣的規(guī)模和類型，在主控制模塊的控制下調(diào)整數(shù)據(jù)分配的方式；

主程序控制模塊，用于控制數(shù)據(jù)分配模塊、重構(gòu)控制模塊和計(jì)算陣列模塊的運(yùn)行以及各模塊之間的通信；

重構(gòu)控制模塊，用于根據(jù)系數(shù)矩陣的規(guī)模和類型重新設(shè)置計(jì)算方式；

內(nèi)部存儲器模塊，用于存儲系數(shù)矩陣和向量數(shù)據(jù)；

計(jì)算陣列模塊，用于計(jì)算線性方程組的解；

重構(gòu)控制模塊根據(jù)系數(shù)矩陣的類型，對于矩陣的類型為稀疏系數(shù)矩陣，重新設(shè)置計(jì)算陣列模塊的運(yùn)行模式為迭代法；對于矩陣的類型為稠密系數(shù)矩陣，重新設(shè)置計(jì)算陣列模塊的運(yùn)行模式為直接法；

迭代法采用Jacobi迭代法思想，處理系數(shù)矩陣為大型稀疏矩陣的線性方程組求解，獲得所需精確度的近似解；直接法采用列選主元LU分解思想，處理系數(shù)矩陣為稠密矩陣的線性方程組求解，獲得精確解。

2.根據(jù)權(quán)利要求1所述的基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于，所述數(shù)據(jù)分配模塊控制各個(gè)時(shí)刻內(nèi)部存儲器模塊中的數(shù)據(jù)到計(jì)算陣列模塊的緩存的數(shù)據(jù)通路，操作內(nèi)部存儲模塊中的數(shù)據(jù)交換，對每個(gè)分配的列數(shù)據(jù)加上頭標(biāo)記，使數(shù)據(jù)分配到匹配的計(jì)算陣列模塊的計(jì)算單元緩存中。

3.根據(jù)權(quán)利要求1所述的基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于，數(shù)據(jù)分配模塊處理的系數(shù)矩陣類型分為稀疏系數(shù)矩陣和稠密系數(shù)矩陣。

4.根據(jù)權(quán)利要求1所述的基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于，主程序模塊分別與數(shù)據(jù)分配模塊、重構(gòu)控制模塊以及計(jì)算陣列模塊雙向通信連接，實(shí)現(xiàn)了對數(shù)據(jù)分配模塊、重構(gòu)控制模塊和計(jì)算陣列模塊運(yùn)行以及各模塊之間通信的控制，形成線性方程組求解加速器的最上層控制器。

5.根據(jù)權(quán)利要求1所述的基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于，內(nèi)部存儲模塊根據(jù)系數(shù)矩陣的規(guī)模配置不同深度的RAM，用于存儲系數(shù)矩陣的每一列、行的數(shù)據(jù)，通過數(shù)據(jù)總線，與計(jì)算陣列模塊中的緩存進(jìn)行通信，完成數(shù)據(jù)的讀取和寫入。

6.根據(jù)權(quán)利要求1所述的基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于，計(jì)算陣列模塊包括：

預(yù)處理單元，用于完成計(jì)算前的預(yù)處理和特定數(shù)據(jù)的分配工作；

12*12計(jì)算單元陣列，用于完成并行化大規(guī)模數(shù)據(jù)計(jì)算，執(zhí)行直接法的LU分解過程和迭代法的迭代計(jì)算過程；

回代單元，用于LU分解完成后，計(jì)算線性方程組解的回代過程；

迭代判斷單元，用于計(jì)算單次迭代完成后的向量x，根據(jù)精確度判斷迭代是否結(jié)束。

7.根據(jù)權(quán)利要求6所述的基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于，在直接法計(jì)算模式下，預(yù)處理單元完成列選主元，將得到的主元所在行信息與數(shù)據(jù)分配模塊通信，依次計(jì)算a_mn是選主元列除主元外其他數(shù)據(jù)，a_piv是列選主元,并與12*12計(jì)算單元陣列通信；在迭代法計(jì)算模式下，預(yù)處理單元與12*12計(jì)算單元陣列通信，依次分發(fā)向量x中的每一個(gè)參數(shù)x_n分發(fā)到存儲第n列數(shù)據(jù)的計(jì)算單元中。

8.根據(jù)權(quán)利要求7所述的基于FPGA的可重構(gòu)線性方程組求解加速器，其特征在于，每個(gè)計(jì)算單元陣列包括頭標(biāo)簽匹配單元和乘加計(jì)算單元。