[發明專利]集成電路及其制造方法

有效

• 申請號: 201810409999.3
• 申請日: 2018-05-02
• 公開（公告）號: CN109390284B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 曹鈞涵;吳啟明;陳奕寰;蔡正原
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 張福根;馮志云

提供一種制造多電壓裝置的方法，此方法包含在半導體基底的邏輯區中形成一對邏輯柵極堆疊并且在多電壓裝置區中形成一對裝置柵極堆疊，這對邏輯柵極堆疊和這對裝置柵極堆疊包含第一虛設柵極材料，這對裝置柵極疊層也包含功函數調整層。此方法還包含在這對邏輯柵極堆疊上方沉積第二虛設柵極材料。以n型材料從這對邏輯柵極堆疊的第一邏輯柵極堆疊上方置換第一虛設柵極材料和第二虛設柵極材料。以p型材料從這對邏輯柵極堆疊的第二邏輯柵極堆疊上方置換第一虛設柵極材料和第二虛設柵極材料。

技術領域

本公開實施例是關于半導體制造技術，特別是有關于集成電路(integratedcircuit，IC)及其制造方法。

背景技術

半導體集成電路(integrated circuit，IC)產業在過去數十年已經經歷了指數型(exponential)成長。在集成電路演進的歷程中，高電壓技術已經廣泛地用于電源管理、調節器(regulators)、電池保護器(battery protectors)、直流電動機(DC motors)、汽車電路(automotive circuits)、平板顯示驅動器等。另一方面，低電壓技術通常用于邏輯核心(logic cores)、微處理器(microprocessors)和微控制器(microcontrollers)。一些當代的集成電路設計將高電壓和低電壓裝置兩者整合在一個單芯片上。

在高電壓和低電壓技術兩者中，當幾何尺寸(亦即使用生產工藝可以產生的最小元件(或線))縮減時，功能密度(亦即單位芯片面積的互連裝置數量)通常也增加。在一些集成電路設計中，隨著技術節點(node)縮減而實現的一個進展是用金屬柵極電極取代典型的多晶硅柵極電極，以具有縮減的部件(features)尺寸來提高裝置效能。以邏輯核心(logiccore)將取代柵極技術的多個半導體裝置整合在同一芯片上，其支持邏輯核心完成預期的功能，并且限制或消除芯片間通信(inter-chip communication)的需求。然而，對于在相同的芯片上嵌入低電壓裝置和高電壓裝置存在著挑戰，特別是在28nm節點及以下的工藝上。

發明內容

根據本公開的一些實施例，提供集成電路的制造方法。此方法包含在半導體基底的邏輯區中形成一對邏輯柵極堆疊，且在半導體基底的多電壓裝置區中形成一對裝置柵極堆疊，其中這對邏輯柵極堆疊和這對裝置柵極堆疊包含第一虛設柵極材料，且其中這對裝置柵極堆疊包含功函數調整層；在這對邏輯柵極堆疊上方沉積第二虛設柵極材料；以n型柵極材料從這對邏輯柵極堆疊的第一邏輯柵極堆疊上方置換第一虛設柵極材料和第二虛設柵極材料；以p型柵極材料從這對邏輯柵極堆疊的第二邏輯柵極堆疊上方置換第一虛設柵極材料和第二虛設柵極材料；在這對邏輯柵極堆疊上方沉積氧化物層；在邏輯區和多電壓裝置區上方沉積金屬層；以及處理金屬層，以在這對裝置柵極堆疊的第一裝置柵極堆疊和第二裝置柵極堆疊中形成金屬硅化物層。

根據本公開的一些實施例，提供集成電路。此集成電路包含半導體基底；裝置，位于半導體基底上，其中裝置包含在半導體基底中的一對源極/漏極區，且還包含第一完全硅化的柵極和第二完全硅化的柵極，其中第一完全硅化的柵極和第二完全硅化的柵極系通過功函數調整層從半導體基底垂直地分開；以及邏輯裝置，位于半導體基底上，橫向地從裝置隔開，其中邏輯裝置包含邏輯柵極。