[發明專利]隧穿場效應管及其制造方法、芯片

有效

• 申請號: 201810403086.0
• 申請日: 2018-04-28
• 公開（公告）號: CN110416080B
• 公開（公告）日: 2021-01-29
• 發明（設計）人: 楊喜超
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H01L21/331
• 分類號: H01L21/331;H01L21/266;H01L29/739
• 代理公司: 北京三高永信知識產權代理有限責任公司 11138
• 代理人: 肖慶武

本申請公開了一種隧穿場效應管及其制造方法、芯片，屬于半導體技術領域。所述方法包括：在基底上形成掩膜結構，并對基底進行第一離子的第一注入處理；在基底上形成第一側墻，并對基底進行第一離子的第二注入處理；在基底中已注入第一離子的區域上覆蓋遮擋層；減薄掩膜結構；在減薄后的掩膜結構上形成第二側墻，并刻蝕掩膜結構中第二側墻未覆蓋的部分；在基底上形成第三側墻，并對基底進行第二離子的第三注入處理；去除基底中待形成柵區的區域上的結構；在基底上形成柵區、源電極和漏電極。本申請解決了相關技術中還無法制造出尺寸較小的TFET的問題，能夠制造出尺寸較小的TFET，本申請用于TFET的制造。

技術領域

本申請涉及半導體技術領域，特別涉及一種隧穿場效應管及其制造方法、芯片。

背景技術

場效應管屬于電壓控制型半導體器件，具有輸入電阻高、噪聲小、功耗低和易于集成等優點，是構成處理器芯片和內存芯片的主要器件。

常用的場效應管一般包括金屬氧化物半導體場效應管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)和隧穿場效應管(Tunneling FieldEffect Transistor，TFET)。其中，MOSFET的亞閾值擺幅(英文：subthreshold swing；簡稱：SS)較大，TFET的SS較小，并且，SS越小場效應管的功耗越小，所以由TFET構成的芯片的功耗較小。相關技術中，通常采用多次光刻工藝制造TFET。

TFET中的有源層結構較復雜(如有源層包括源區、源擴展區、溝道區和漏區，且源區與漏區并非對稱設置)，并且相關技術中的光刻工藝的精度有限，因此，相關技術中還無法制造出精度較高的TFET。

發明內容

本申請提供了一種隧穿場效應管及其制造方法、芯片，可以解決相關技術中還無法制造出尺寸較小的TFET的問題，所述技術方案如下：

第一方面，提供了一種隧穿場效應管的制造方法，所述方法包括：在基底中待形成漏區和溝道區的區域上形成掩膜結構；以所述掩膜結構為掩膜，對所述基底中待形成源區和源擴展區的區域進行第一離子的第一注入處理；在所述基底中待形成所述源擴展區的區域上形成第一側墻，所述第一側墻低于所述掩膜結構；以所述掩膜結構和所述第一側墻為掩膜，對所述基底中待形成所述源區的區域進行所述第一離子的第二注入處理，且所述第二注入處理的注入深度大于所述第一注入處理的注入深度；在所述基底中已注入所述第一離子的區域上覆蓋遮擋層；減薄所述掩膜結構，使得減薄后的所述掩膜結構低于所述第一側墻；在減薄后的所述掩膜結構上形成第二側墻，且所述基底上所述第一側墻和所述第二側墻所在的區域為所述基底中待形成柵區的區域；以所述遮擋層和所述第二側墻為掩膜，刻蝕所述掩膜結構中所述第二側墻未覆蓋的部分；在所述基底中待形成所述溝道區的區域上形成覆蓋所述第二側墻的第三側墻；以所述遮擋層和所述第三側墻為掩膜，對所述基底中待形成所述漏區的區域進行第二離子的第三注入處理；去除所述基底中待形成所述柵區的區域上的結構；在所述基底上形成柵區、源電極和漏電極，所述源電極與所述源區連接，所述漏電極與所述漏區連接。

通過在基底上形成第一側墻、第二側墻和第三側墻，并以這三個側墻的組合為掩膜進行 TFET的制造，以限制基底中的各個區域。由于形成側墻工藝的精度較高，且在制造TFET過程中的刻蝕和離子注入時，通過側墻進行自對準能夠避免在刻蝕和離子注入過程中使用光刻工藝，因此，本申請提供的方法能夠制造出精度較高的TFET。并且，該制造方法對相關技術中半導體工藝的修正較小，該制造方法具有較高的工藝兼容性，且修正的代價較低，具有成本優勢。

可選的，所述掩膜結構包括：沿遠離所述基底的方向依次層疊的第一膜層和第二膜層，所述第一側墻高于所述第一膜層并低于所述第二膜層，所述第二側墻高于所述第一側墻，所述第二側墻和所述遮擋層均與所述第一膜層材質不同，所述減薄所述掩膜結構，包括：對所述基底進行第一平坦化處理，使得所述第二膜層暴露；以所述遮擋層為掩膜，刻蝕所述第二膜層。也即，通過刻蝕第二膜層以實現對掩膜結構的減薄。