[發(fā)明專利]半導(dǎo)體裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201810372654.5
• 申請(qǐng)日: 2011-10-21
• 公開（公告）號(hào): CN108666273B
• 公開（公告）日: 2023-01-17
• 發(fā)明（設(shè)計(jì)）人: 松本光市
• 申請(qǐng)（專利權(quán)）人: 索尼公司
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238;H01L29/49;H01L21/336
• 代理公司: 北京信慧永光知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11290
• 代理人: 李晗;曹正建

本發(fā)明公開了半導(dǎo)體裝置和半導(dǎo)體裝置制造方法。所述半導(dǎo)體裝置包括第一導(dǎo)電型晶體管和第二導(dǎo)電型晶體管，所述第一導(dǎo)電型晶體管和所述第二導(dǎo)電型晶體管每一者均包括：形成在基體上的柵極絕緣膜；形成在所述柵極絕緣膜上的金屬柵極電極；以及形成在所述金屬柵極電極的側(cè)壁處的側(cè)壁間隔部。其中，所述柵極絕緣膜由高介電常數(shù)材料制成；并且在所述第一導(dǎo)電型晶體管和所述第二導(dǎo)電型晶體管任意一者中在所述金屬柵極電極的側(cè)壁與所述側(cè)壁間隔部的內(nèi)壁之間形成有偏移間隔部，或者在所述第一導(dǎo)電型晶體管和所述第二導(dǎo)電型晶體管中形成有不同厚度的偏移間隔部。本發(fā)明可以提供具有微細(xì)結(jié)構(gòu)并能夠使柵極長度最優(yōu)化的半導(dǎo)體裝置。

本申請(qǐng)是申請(qǐng)日為2011年10月21日、發(fā)明名稱為“半導(dǎo)體裝置”的申請(qǐng)?zhí)枮?01510969631.9專利申請(qǐng)(下文稱“子案”)的分案申請(qǐng)。

本申請(qǐng)是在國家知識(shí)產(chǎn)權(quán)局認(rèn)為上述子案不符合單一性要求的情況下提出的，具體涉及所述子案的第二次審查意見通知書，其發(fā)文日為2018年3月13日、發(fā)文序號(hào)為2018030801263110。

此外，上述子案是第201110322857.1號(hào)專利申請(qǐng)(下文稱“母案”)的分案申請(qǐng)，該母案的申請(qǐng)日是2011年10月21日，發(fā)明名稱是“半導(dǎo)體裝置和半導(dǎo)體裝置制造方法”。

相關(guān)申請(qǐng)的交叉參考

本申請(qǐng)包含與2010年10月29日向日本專利局提交的日本優(yōu)先權(quán)專利申請(qǐng)JP2010-243251所公開的內(nèi)容相關(guān)的主題，因此將該日本優(yōu)先權(quán)申請(qǐng)的全部內(nèi)容以引用的方式并入本文。

技術(shù)領(lǐng)域

本發(fā)明涉及一種使用金屬柵極電極的半導(dǎo)體裝置以及這種半導(dǎo)體裝置的制造方法。

背景技術(shù)

在相關(guān)技術(shù)中，根據(jù)摩爾定律(Moore’s law)，半導(dǎo)體裝置的集成度每18至24個(gè)月就會(huì)增加一倍。然而，在90nm節(jié)點(diǎn)附近的柵極隧道漏電流(gate tunnel leakage current)是不能被忽視的，因此已經(jīng)幾乎完全停止了對(duì)MOSFET的柵極氧化物膜的薄化。另外，由于難以控制短溝道效應(yīng)(short channel effect)，所以柵極長度的縮減進(jìn)展緩慢。

因此，難以提高M(jìn)OSFET自身的性能，在90nm節(jié)點(diǎn)上或90nm節(jié)點(diǎn)之后已經(jīng)利用諸如雙應(yīng)力襯里(Dual Stress Liner；DSL)或埋置的SiGe等機(jī)械應(yīng)力來實(shí)現(xiàn)讓遷移率提高的工程。在制造方面考慮到的機(jī)械應(yīng)力技術(shù)主要應(yīng)用于45nm節(jié)點(diǎn)之前。在45nm節(jié)點(diǎn)之后，通過提高具有HKMG結(jié)構(gòu)的柵極氧化物膜的介電常數(shù)，對(duì)柵極氧化物膜的縮放技術(shù)(scaling)已經(jīng)開始取得進(jìn)展，上述HKMG結(jié)構(gòu)使用了高介電常數(shù)(HK：高k)和金屬柵極(metal gate；MG)電極。

上述HKMG結(jié)構(gòu)是主要使用諸如先柵極(gate-first)法和后柵極(gate-last)法這兩種方法制造而成的。

在先柵極法中，僅用HKMG結(jié)構(gòu)代替相關(guān)技術(shù)中的多晶硅柵極結(jié)構(gòu)或者SiON柵極絕緣膜結(jié)構(gòu)，因此結(jié)構(gòu)是相對(duì)簡(jiǎn)單的。

另一方面，在后柵極法中，在除去層間絕緣層之后用HKMG結(jié)構(gòu)代替最初形成的多晶硅偽柵極電極結(jié)構(gòu)(例如，參照專利文獻(xiàn)JP-A-2007-134432)。因此，這一制造方法與相關(guān)技術(shù)中的半導(dǎo)體裝置制造方法大不相同。在后柵極結(jié)構(gòu)中，有許多情形是在使用同一高k(HK)絕緣層的NMOS和PMOS中采用了具有不同功函數(shù)(work function)的金屬。另外，由于加工的是非常微細(xì)的圖形，因而為了易于制造，被圖形化的柵極長度最好是按照恒定的規(guī)則而布置著。

這里，圖14示出了相關(guān)技術(shù)中具有HKMG結(jié)構(gòu)的半導(dǎo)體裝置。另外，圖15A至15C示出了相關(guān)技術(shù)中作為具有HKMG結(jié)構(gòu)的半導(dǎo)體裝置的制造方法的后柵極制造工序。