[發明專利]一種用于聲納系統測試的數字延時系統及其實現方法

有效

• 申請號: 201810365376.0
• 申請日: 2018-04-20
• 公開（公告）號: CN108761431B
• 公開（公告）日: 2022-02-11
• 發明（設計）人: 朱芳;黃雄飛;魏娜;葉寶玉;徐佳
• 申請（專利權）人: 廣州民航職業技術學院
• 主分類號: G01S7/52
• 分類號: G01S7/52
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 胡輝

本發明公開了一種用于聲納系統測試的數字延時系統及其實現方法，系統包括第一延時單元、同步單元和第二延時單元；方法包括：根據第一延時值，通過第一延時單元將原始信號波形數據轉化成帶有相應數量時鐘延時的信號波形數據；同步單元通過高頻時鐘對D/A時鐘以及轉化后的信號波形數據進行采樣，并對高頻時鐘和采樣結果進行同步處理；根據第二延時值，第二延時單元對同步處理的結果進行延時處理。相較于現有僅通過一個延時單元進行數字延時的方法，本發明采用兩個延時單元進行兩級延時，在保證延時量和延時精度的同時，還降低了對硬件資源的需求量，成本較低，可廣泛應用于聲納系統測試技術領域。

技術領域

本發明涉及聲納系統測試技術領域，尤其是一種用于聲納系統測試的數字延時系統及其實現方法。

背景技術

聲納或魚雷聲自導向海水中發射聲脈沖信號，然后接收目標反射回波，通過對回波的處理得到目標的方位、速度等參數。發射和接收方位的控制是通過發射或接收換能器基陣上信號的相位實現的，在對聲納和魚雷聲自導測試時就需要模擬目標的方位，因此需要模擬換能器基陣的各個陣元在接收不同方位目標信號時的相位差，也即各陣元信號間具有一定的相對延時。

國內外測試聲納和魚雷聲自導一般采用數字延時的方法，即從存儲器或處理器輸出的數據經過數字延時電路的延時處理后，產生多路信號形式相同但相位受控制的數字信號，輸出的數字信號經過數模轉換(D/A)后輸出模擬信號，然后經過幅度等控制后最終耦合到聲納或魚雷聲自導的接收通道上，從而實現方位的模擬。

現有的數字延時電路一般是在FPGA等類的電子元件中為每一個通道設計一個數字延時模塊，通過數字延時模塊的組合實現系統的各通道的延時，這種數字延時模塊采用FPGA系統自帶的存儲器等模塊或采用VHDL語言編程定制，其一般具有信號輸入、信號輸出、時鐘輸入和延時值設置等接口。

但是，現有的數字延時電路一般只采用一個延時單元，而這種數字延時模塊可設置的最大延時值決定了其對于硬件資源的需求量，例如：當延時精度要求高時，必須提高輸入時鐘的頻率，而為了保證最大的延時量，還必須增加延時模塊內的延時單元數量，從而提高了對系統硬件資源的需求。綜上所述，現有的數字延時方法對硬件資源要求較高，特別是當延時精度較高，通道較多時，所需的資源則更高，帶來了較高的元器件成本。

發明內容

為解決上述技術問題，本發明的目的在于：提供一種器件成本低的，用于聲納系統測試的數字延時系統及其實現方法。

本發明所采取的第一技術方案是：

一種用于聲納系統測試的數字延時系統，包括：

第一延時單元，用于根據第一延時值，將原始信號波形數據轉化成帶有相應數量時鐘延時的信號波形數據；

同步單元，用于通過高頻時鐘對同步單元的輸入信號進行采樣，并對高頻時鐘和采樣結果進行同步處理，所述同步單元的輸入信號包括第一延時單元的輸出信號以及D/A時鐘；

第二延時單元，用于根據第二延時值，對第二延時單元的輸入信號進行延時處理，所述第二延時單元的輸入信號包括同步單元的輸出信號以及D/A時鐘；

所述第一延時單元的輸出端連接同步單元的輸入端，所述同步單元的輸出端連接第二延時單元的輸入端。

進一步，所述第一延時單元的延時時鐘為D/A時鐘，所述第二延時單元的延時時鐘為高頻時鐘。

進一步，還包括：

存儲器，用于將原始信號波形數據輸出至第一延時單元；

處理器，用于設置第一延時單元的第一延時值和第二延時單元的第二延時值；

所述存儲器的輸出端連接第一延時單元的輸入端，所述處理器的輸出端分別連接第一延時單元的輸入端和第二延時單元的輸入端。

進一步，還包括：