[發(fā)明專利]一種多通道單選型D/A轉(zhuǎn)換器

在審

• 申請?zhí)枺?/td>: 201810357329.1
• 申請日: 2018-04-19
• 公開（公告）號: CN108551345A
• 公開（公告）日: 2018-09-18
• 發(fā)明（設(shè)計）人: 尹海宏;宋長青;王志亮;邵海寶
• 申請（專利權(quán)）人: 南通大學(xué)
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/46
• 代理公司: 南京蘇科專利代理有限責(zé)任公司 32102
• 代理人: 范丹丹

1.一種多通道單選型D/A轉(zhuǎn)換器，其特征在于：設(shè)D/A轉(zhuǎn)換器的數(shù)字位數(shù)為m，該D/A轉(zhuǎn)換器包含有：

2^m個阻值均為R的電阻，地址解碼器，以及2^mm個CMOS傳輸門，每個CMOS傳輸門的控制端接收高電平時導(dǎo)通、接收低電平時截止，CMOS傳輸門的信號輸入端和信號輸出端對稱且可互相對調(diào)；2^m個阻值相同的電阻串聯(lián)成一個總阻值為2^mR的串聯(lián)電阻，該串聯(lián)電阻中第1個電阻的一端連接至標(biāo)準(zhǔn)參考電壓端V_REF，第2^m-1個電阻的另一端接地，該串聯(lián)電阻從第1個電阻至第2^m-1個電阻依次具有第0個節(jié)點、第1個節(jié)點、第2個節(jié)點、……、第2^m-2個節(jié)點、第2^m-1個節(jié)點；地址解碼器具有m個數(shù)字信號輸入端口和2^m個輸出端口，2^m個輸出端口分別為第0個輸出端口、第1個輸出端口、第2個輸出端口、……、第2^m-2個輸出端口、第2^m-1個輸出端口，m個數(shù)字信號輸入端口接收輸入的數(shù)字信號，并根據(jù)所接收的數(shù)字信號進(jìn)行地址解碼，使得2^m個輸出端口中有且僅有一個端口為高電平，其余輸出端口均為低電平，并且輸出高電平的輸出端口的編號唯一對應(yīng)于輸入的數(shù)字信號所對應(yīng)的數(shù)值；地址解碼器的第0個輸出端口連接至第0個CMOS傳輸門的控制端，地址解碼器的第1個輸出端口連接至第1個CMOS傳輸門的控制端，依次類推，直至地址解碼器的第2^m-1個輸出端口連接至第2^m-1個CMOS傳輸門的控制端；第0個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第0個節(jié)點，第1個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第1個節(jié)點，第2個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第2個節(jié)點，依次類推，直至第2^m-1個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第2^m-1個節(jié)點，使得2^m個CMOS傳輸門中有且僅有一個CMOS傳輸門的控制端接收到高電平并處于導(dǎo)通狀態(tài)，其余CMOS傳輸門的控制端均為低電平并處于截止?fàn)顟B(tài)，并且處于導(dǎo)通狀態(tài)的CMOS傳輸門的控制端的編號唯一對應(yīng)于輸入的數(shù)字信號所對應(yīng)的數(shù)值；所有CMOS傳輸門的信號輸出端均并聯(lián)接至D/A轉(zhuǎn)換器的模擬信號輸出端；

或者，該D/A轉(zhuǎn)換器包含有：

2^m個阻值均為R的電阻，地址解碼器，以及2^m個CMOS傳輸門，每個CMOS傳輸門的控制端接收低電平時導(dǎo)通、接收高電平時截止，CMOS傳輸門的信號輸入端和信號輸出端對稱且可互相對調(diào)；2^m個阻值相同的電阻串聯(lián)成一個總阻值為2^mR的串聯(lián)電阻，該串聯(lián)電阻中第1個電阻的一端連接至標(biāo)準(zhǔn)參考電壓端V_REF，第2^m-1個電阻的另一端接地，該串聯(lián)電阻從第1個電阻至第2^m-1個電阻依次具有第0個節(jié)點、第1個節(jié)點、第2個節(jié)點、……、第2^m-2個節(jié)點、第2^m-1個節(jié)點；地址解碼器具有m個數(shù)字信號輸入端口和2^m個輸出端口，2^m個輸出端口分別為第0個輸出端口、第1個輸出端口、第2個輸出端口、……、第2^m-2個輸出端口、第2^m-1個輸出端口，m個數(shù)字信號輸入端口接收輸入的數(shù)字信號，并根據(jù)所接收的數(shù)字信號進(jìn)行地址解碼，使得2^m個輸出端口中有且僅有一個端口為低電平，其余輸出端口均為高電平，并且輸出低電平的輸出端口的編號唯一對應(yīng)于輸入的數(shù)字信號所對應(yīng)的數(shù)值；地址解碼器的第0個輸出端口連接至第0個CMOS傳輸門的控制端，地址解碼器的第1個輸出端口連接至第1個CMOS傳輸門的控制端，依次類推，直至地址解碼器的第2^m-1個輸出端口連接至第2^m-1個CMOS傳輸門的控制端；第0個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第0個節(jié)點，第1個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第1個節(jié)點，第2個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第2個節(jié)點，依次類推，直至第2^m-1個CMOS傳輸門的信號輸入端連接至所述串聯(lián)電阻的第2^m-1個節(jié)點，使得2^m個CMOS傳輸門中有且僅有一個CMOS傳輸門的控制端接收到低電平并處于導(dǎo)通狀態(tài)，其余CMOS傳輸門的控制端均為高電平并處于截止?fàn)顟B(tài)，并且處于導(dǎo)通狀態(tài)的CMOS傳輸門的控制端的編號唯一對應(yīng)于輸入的數(shù)字信號所對應(yīng)的數(shù)值；所有CMOS傳輸門的信號輸出端均并聯(lián)接至D/A轉(zhuǎn)換器的模擬信號輸出端。