[發(fā)明專利]使用感測電路執(zhí)行邏輯運算的設備及方法

有效

• 申請?zhí)枺?/td>: 201810354837.4
• 申請日: 2014-08-06
• 公開（公告）號: CN108649946B
• 公開（公告）日: 2021-12-28
• 發(fā)明（設計）人: 特洛伊·A·曼寧
• 申請（專利權）人: 美光科技公司
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03K19/1776;G06F3/06;G11C11/4074;G06F7/523;G11C7/06;G11C7/22;G11C7/10;G11C11/4091
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本發(fā)明包含關于使用感測電路執(zhí)行邏輯運算的設備及方法。實例設備包括存儲器單元陣列及包括耦合到所述陣列的感測線的主要鎖存器的感測電路。所述感測電路可經配置以：通過感測耦合到所述感測線的存儲器單元而執(zhí)行邏輯運算的第一運算階段；通過感測耦合到所述感測線的相應數目個不同存儲器單元而執(zhí)行所述邏輯運算的數個中間運算階段；及在不執(zhí)行感測線地址存取的情況下在耦合到所述主要鎖存器的次要鎖存器中累加所述第一運算階段及所述數個中間運算階段的結果。

分案申請的相關信息

本案是分案申請。本分案的母案是申請日為2014年8月6日、申請?zhí)枮?01480050838.X、發(fā)明名稱為“使用感測電路執(zhí)行邏輯運算的設備及方法”的發(fā)明專利申請案。

技術領域

本發(fā)明大體上涉及半導體存儲器及方法，且更特定來說涉及與使用感測電路執(zhí)行邏輯運算有關的設備及方法。

背景技術

存儲器裝置通常提供為計算機或其它電子系統(tǒng)中的內部半導體集成電路。存在許多不同類型的存儲器，其包含易失性存儲器及非易失性存儲器。易失性存儲器可需要電力以維持其數據(例如，主機數據、錯誤數據等)且包含隨機存取存儲器(RAM)、動態(tài)隨機存取存儲器(DRAM)、靜態(tài)隨機存取存儲器(SRAM)、同步動態(tài)隨機存取存儲器(SDRAM)和晶閘管隨機存取存儲器(TRAM)等。非易失性存儲器可通過在未供電時留存所存儲數據而提供持久數據，且可包含NAND快閃存儲器、NOR快閃存儲器及電阻可變存儲器(例如相變隨機存取存儲器(PCRAM)、電阻性隨機存取存儲器(RRAM))及磁阻性隨機存取存儲器(MRAM)(例如自旋力矩轉移隨機存取存儲器(STT RAM))等。

電子系統(tǒng)通常包含數個處理資源(例如，一或多個處理器)，其可檢索及執(zhí)行指令且將所執(zhí)行指令的結果存儲到合適位置。處理器可包括數個功能單元，例如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及/或組合邏輯區(qū)塊，(例如)所述功能單元可用于通過對數據(例如，一或多個操作數)執(zhí)行例如AND、OR、NOT、NAND、NOR及XOR邏輯運算的邏輯運算而執(zhí)行指令。舉例而言，功能單元電路(FUC)可用于對操作數執(zhí)行例如加法、減法、乘法及/或除法的算術運算。

在將指令提供到FUC以供執(zhí)行時可涉及電子系統(tǒng)中的數個組件。指令可由(例如)例如控制器及/或主機處理器的處理資源產生。數據(例如，將對其執(zhí)行指令的操作數)可存儲于可由FUC存取的存儲器陣列中。可從所述存儲器陣列檢索指令及/或數據，且可在FUC開始對數據執(zhí)行指令之前排序及/或緩沖指令及/或數據。此外，因為可通過FUC在一或多個時鐘循環(huán)中執(zhí)行不同類型的運算，所以還可排序及/或緩沖指令及/或數據的中間結果。

在許多例子中，處理資源(例如，處理器及/或相關聯(lián)的FUC)可在存儲器陣列外部，且經由處理資源與存儲器陣列之間的總線存取數據以執(zhí)行一組指令?？稍诖鎯ζ髦刑幚砥?PIM)裝置中改善處理性能，在所述裝置中可在存儲器內部及/或附近(例如，直接在與存儲器陣列相同的芯片上)實施處理器，從而可節(jié)省處理的時間及電力。然而，此類PIM裝置可具有例如增大芯片大小的各種缺點。此外，此類PIM裝置仍可消耗與執(zhí)行邏輯運算(例如，計算功能)相關聯(lián)的非所要電量。

附圖說明

圖1為根據本發(fā)明的數個實施例的呈包含存儲器裝置的計算系統(tǒng)的形式的設備的框圖。

圖2A說明根據本發(fā)明的數個實施例的耦合到感測電路的存儲器陣列的一部分的示意圖。

圖2B說明根據本發(fā)明的數個實施例的與使用感測電路執(zhí)行數個邏輯運算相關聯(lián)的時序圖。

圖2C-1及2C-2說明根據本發(fā)明的數個實施例的與使用感測電路執(zhí)行數個邏輯運算相關聯(lián)的時序圖。

圖2D-1及2D-2說明根據本發(fā)明的數個實施例的與使用感測電路執(zhí)行數個邏輯運算相關聯(lián)的時序圖。

圖3說明根據本發(fā)明的數個實施例的感測電路的一部分的示意圖。