[發明專利]亂序處理器Cache缺失服務時間的評估方法在審
| 申請號： | 201810283271.0 | 申請日： | 2018-04-02 |
| 公開（公告）號： | CN108345763A | 公開（公告）日： | 2018-07-31 |
| 發明（設計）人： | 凌明;申山;季柯丞;王芹;時龍興 | 申請（專利權）人： | 東南大學 |
| 主分類號： | G06F17/50 | 分類號： | G06F17/50 |
| 代理公司： | 蘇州創元專利商標事務所有限公司 32103 | 代理人： | 范晴;丁浩秋 |
| 地址： | 214135 江蘇省*** | 國省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關鍵詞： | 亂序處理器 評估 服務 微架構 構建 目標地址 請求合并 缺失狀態 時間模型 輸入指令 數學模型 有效服務 寄存器 指令流 量化 | ||
1.一種亂序處理器Cache缺失服務時間的評估方法，其特征在于，包括以下步驟：
S01：通過輸入指令流和微架構參數，量化缺失狀態處理寄存器(MSHR)對于相同目標地址的訪存請求合并所造成的有效服務時間的影響，構建亂序處理器Cache缺失服務時間的模型；
S02：通過構建的亂序處理器Cache缺失服務時間模型計算亂序處理器Cache缺失服務時間。
2.根據權利要求1所述的亂序處理器Cache缺失服務時間的評估方法，其特征在于，所述步驟S01構建亂序處理器Cache缺失服務時間的模型的方法，包括：
S11：計算得到每個MSHR項中的平均訪存請求數n，假定在一個MSHR項中，每次DDR訪問間隔內，兩次缺失事件發生的時間間隔是均勻分布的，建立一階模型表示Cache缺失的平均服務時間；
S12：針對每條訪存指令的所有源寄存器都建立依賴鏈路，計算平均每條訪存指令所擁有的依賴鏈路數量，將鏈路數量乘以依賴鏈路長度得到關鍵路徑的放大系數；
S13：將依賴鏈路最大長度使用放大系數進行修正并代入步驟S11建立的一階模型中，得到亂序處理器Cache缺失服務時間模型。
3.根據權利要求2所述的亂序處理器Cache缺失服務時間的評估方法，其特征在于，所述亂序處理器Cache缺失服務時間模型為：
LDDR是單次DDR訪問延遲，Ncl表示當前指令窗口中不同地址的Cacheline數量，MLP表示當前指令窗口中平均重疊的Cache缺失請求數。
4.根據權利要求2所述的亂序處理器Cache缺失服務時間的評估方法，其特征在于，所述關鍵路徑通過動態指令窗口移動收集軟件信息得到。
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