[發(fā)明專(zhuān)利]3D NAND檢測(cè)結(jié)構(gòu)及其形成方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201810270774.4
• 申請(qǐng)日: 2018-03-29
• 公開(kāi)（公告）號(hào): CN108511358B
• 公開(kāi)（公告）日: 2019-03-29
• 發(fā)明（設(shè)計(jì)）人: 肖莉紅;胡禺石;孫堅(jiān)華;戴曉望;張勇;李思晢;沈淼;郭美瀾;湯召輝;周玉婷
• 申請(qǐng)（專(zhuān)利權(quán)）人: 長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司
• 主分類(lèi)號(hào): H01L21/66
• 分類(lèi)號(hào): H01L21/66
• 代理公司: 上海盈盛知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31294
• 代理人: 董琳

1.一種3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，包括：

提供半導(dǎo)體襯底，所述半導(dǎo)體襯底表面形成有堆疊結(jié)構(gòu)和圍繞所述堆疊結(jié)構(gòu)的介質(zhì)層，所述堆疊結(jié)構(gòu)由犧牲層和隔離層交替堆疊而成，包括核心區(qū)域和圍繞所述核心區(qū)域的階梯區(qū)域，所述介質(zhì)層覆蓋所述堆疊結(jié)構(gòu)；

形成貫穿所述核心區(qū)域至所述半導(dǎo)體襯底表面的共源極溝槽；

去除所述犧牲層，在所述隔離層之間形成開(kāi)口；

形成填充滿(mǎn)所述開(kāi)口的控制柵極以及覆蓋所述共源極溝槽側(cè)壁與所述控制柵極連接的導(dǎo)電側(cè)墻。

2.根據(jù)權(quán)利要求1所述的3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，所述控制柵極及導(dǎo)電側(cè)墻的形成方法包括：在所述開(kāi)口及所述共源極溝槽內(nèi)壁表面沉積柵極材料，在所述開(kāi)口內(nèi)形成控制柵極，在所述共源極溝槽內(nèi)壁表面形成柵極材料層；刻蝕去除位于所述共源極溝槽底部表面的柵極材料，形成覆蓋所述共源極溝槽側(cè)壁的導(dǎo)電側(cè)墻。

3.根據(jù)權(quán)利要求1所述的3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，所述導(dǎo)電側(cè)墻的厚度范圍為5nm～50nm。

4.根據(jù)權(quán)利要求2所述的3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，刻蝕去除位于共源極溝槽底部表面的柵極材料的方法包括：采用濕法刻蝕工藝刻蝕所述共源極溝槽內(nèi)壁表面的柵極材料層，然后采用各向異性干法刻蝕工藝進(jìn)一步去除所述共源極溝槽底部殘留的柵極材料。

5.根據(jù)權(quán)利要求4所述的3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，所述柵極材料為低氟鎢。

6.根據(jù)權(quán)利要求5所述的3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，還包括在濕法刻蝕工藝刻蝕所述共源極溝槽內(nèi)壁表面的柵極材料層之后，進(jìn)行脫氣處理，以去除所述柵極材料中的F。

7.根據(jù)權(quán)利要求1所述的3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，所述半導(dǎo)體襯底表面還形成有位于所述堆疊結(jié)構(gòu)外圍的外圍電路，所述外圍電路被所述介質(zhì)層覆蓋；所述3D NAND檢測(cè)結(jié)構(gòu)的形成方法還包括：同時(shí)形成貫穿所述介質(zhì)層至外圍電路接觸區(qū)域的外圍電路導(dǎo)電接觸以及貫穿所述介質(zhì)層至頂層控制柵極的控制柵極導(dǎo)電接觸。

8.根據(jù)權(quán)利要求7所述的3D NAND檢測(cè)結(jié)構(gòu)的形成方法，其特征在于，所述堆疊結(jié)構(gòu)內(nèi)具有貫穿所述核心區(qū)域至半導(dǎo)體襯底的存儲(chǔ)串；所述3D NAND檢測(cè)結(jié)構(gòu)的形成方法還包括：在所述導(dǎo)電側(cè)墻表面形成絕緣側(cè)墻，填充所述共源極溝槽形成共源極；形成覆蓋所述介質(zhì)層的層間介質(zhì)層；在所述層間介質(zhì)層內(nèi)形成分別與所述外圍電路導(dǎo)電接觸、控制柵極導(dǎo)電接觸、存儲(chǔ)串和共源極接觸的導(dǎo)電通孔，用于進(jìn)行納米探針測(cè)試。

9.一種3D NAND檢測(cè)結(jié)構(gòu)，其特征在于，包括：

半導(dǎo)體襯底，所述半導(dǎo)體襯底表面形成有存儲(chǔ)堆疊結(jié)構(gòu)和圍繞所述存儲(chǔ)堆疊結(jié)構(gòu)的介質(zhì)層，所述存儲(chǔ)堆疊結(jié)構(gòu)由控制柵極和隔離層交替堆疊而成，包括核心區(qū)域和圍繞所述核心區(qū)域的階梯區(qū)域，所述介質(zhì)層覆蓋所述存儲(chǔ)堆疊結(jié)構(gòu)；

貫穿所述核心區(qū)域至所述半導(dǎo)體襯底表面的共源極溝槽；

覆蓋所述共源極溝槽側(cè)壁與所述控制柵極連接的導(dǎo)電側(cè)墻，所述導(dǎo)電側(cè)墻用于將各層控制柵極短路連接。

10.根據(jù)權(quán)利要求9所述的3D NAND檢測(cè)結(jié)構(gòu)，其特征在于，所述導(dǎo)電側(cè)墻的厚度范圍為5nm～50nm。

11.根據(jù)權(quán)利要求9所述的3D NAND檢測(cè)結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底表面還形成有位于所述存儲(chǔ)堆疊結(jié)構(gòu)外圍的外圍電路，所述外圍電路被所述介質(zhì)層覆蓋；所述3D NAND檢測(cè)結(jié)構(gòu)還包括：貫穿所述介質(zhì)層至外圍電路接觸區(qū)域的外圍電路導(dǎo)電接觸以及貫穿所述介質(zhì)層至頂層控制柵極的控制柵極導(dǎo)電接觸。

12.根據(jù)權(quán)利要求11所述的3D NAND檢測(cè)結(jié)構(gòu)，其特征在于，還包括：位于所述存儲(chǔ)堆疊結(jié)構(gòu)內(nèi)貫穿所述核心區(qū)域至半導(dǎo)體襯底的存儲(chǔ)串，位于所述導(dǎo)電側(cè)墻表面的絕緣側(cè)墻，位于所述絕緣側(cè)墻表面且填滿(mǎn)所述共源極溝槽的共源極，以及覆蓋所述介質(zhì)層的層間介質(zhì)層；在所述層間介質(zhì)層內(nèi)存在分別與所述外圍電路導(dǎo)電接觸、控制柵極導(dǎo)電接觸、存儲(chǔ)串和共源極接觸的導(dǎo)電通孔，用于進(jìn)行納米探針測(cè)試。