[發明專利]一種3D金屬氧化物半導體場效應晶體管及其制造方法

在審

• 申請號: 201810187224.6
• 申請日: 2018-03-07
• 公開（公告）號: CN108447910A
• 公開（公告）日: 2018-08-24
• 發明（設計）人: 陳邦明;王本艷;景蔚亮;黃添益
• 申請（專利權）人: 上海新儲集成電路有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/092;H01L21/336;H01L21/8238
• 代理公司: 上海申新律師事務所 31272
• 代理人: 俞滌炯

本發明公開了一種3D金屬氧化物半導體場效應晶體管及其制造方法，其屬于晶體管領域的技術，包括：硼磷硅玻璃層，所述硼磷硅玻璃層設置于所述外延層上方；所述阱區內依次設有漏極、柵極、源極和襯底極；所述柵極包括：第一導片，所述第一導片設置于所述硼磷硅玻璃層上表面；第一導柱，所述第一導柱穿設于所述硼磷硅玻璃層中；多晶硅體，所述多晶硅體橫截面為V字形，所述多晶硅體的尖端嵌設于所述外延層中；所述第一導柱兩端分別與所述第一導片和所述多晶硅體相連。該技術方案的有益效果是：本發明加長了導電溝道，增強了柵極的控制的效果，降低了漏電流與功耗，降低了生產成本。

技術領域

本發明涉及的是一種晶體管領域的技術，具體是一種3D金屬氧化物半導體場效應晶體管及其制造方法。

背景技術

MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應晶體管)是目前應用最廣的一種半導體器件。

典型的MOSFET器件結構由PMOSFET和NMOSFET組成，每個MOSFET有源極(Source，S)，漏極(Drain，D)，柵極(Gate，G)，襯底(Bulk，B)四端。

以NMOSFET為例，其工作原理為，當其柵極加正電壓時，電流可以從漏極流向源極，此時可定義其狀態為“1”；當其柵極不加電壓時，電流無法從漏極流向源極，此時可定義其狀態為“0”。PMOSFET的工作原理與NMOSFET類似，當其柵極加正電壓時，電流無法從漏極流向源極，此時可定義其狀態為“0”；當其柵極不加電壓時，電流可以從漏極流向源極，此時可定義其狀態為“1”。這樣，一個MOSFET就可以存儲兩種不同的狀態，即電腦中的“1位”。

目前，一塊集成電路芯片上可以集成數十億個MOSFET，就代表數十億個“0”與“1”，再用金屬導線將這數十億個MOSFET的源極、漏極5以及柵極鏈接起來，電子信號在這數十億個“0”與“1”之間流通就進行運算，最后得到使用者想要達到的各種目的。

隨著人們對集成電路的要求越來越高，集成電路的工藝制程不斷進步。工藝制程的進步能夠帶來性能的提升，功耗、成本的降低，也會帶來設計、制造方面難度的急速加劇。隨著工藝制程的不斷縮小，尤其是在20nm以后，漏極與源極之間導電溝道的距離太短，有可能產生漏電，與此同時，原先漏極與源極之間的電流能否通過與否是由柵極來控制的，而柵極長度越來越小導致柵極與導電溝道間的接觸面積也越來越小，導致柵極對漏極與源極之間電流的控制力也越來越小，這會極大影響電路的性能與可靠性。在這種情況下，各自新技術應運而生，其中最具代表性的兩項就是FINFET(Fin Field-Effect Transistor，鰭式場效應晶體管)和FD-SOI(Fully Depleted Silicon On Insulator，全耗盡絕緣體上硅)。

發明內容

本發明針對現有技術存在的上述不足，提出一種3D金屬氧化物半導體場效應晶體管及其制造方法。

本發明是通過以下技術方案實現的：

本發明涉及一種3D金屬氧化物半導體場效應晶體管制造方法，預先制備一襯底層，并在所述襯底層的上表面制備一外延層，還包括以下步驟：

步驟S1，在預設位置進行深溝槽隔離，刻蝕出隔離深槽并作為柵極位置；

步驟S2，在所述外延層設置第一導電類型的阱區和第二導電類型的阱區；

步驟S3，在所述隔離深槽中兩側及底部先形成隔離層，然后在所述隔離深槽中填充多晶硅體；

步驟S4，在所述阱區內的漏極、源極、襯底極和所述柵極處形成二硅化鈦層；

步驟S5，進行硼磷硅玻璃淀積以形成硼磷硅玻璃層，并在所述硼磷硅玻璃層中設置組成所述漏極、所述源極、所述柵極和所述襯底極的導柱以及導片。