[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201810180316.1
• 申請日: 2018-03-05
• 公開（公告）號: CN109427656B
• 公開（公告）日: 2021-03-02
• 發明（設計）人: 黃冠維;范振豊;陳育裕
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 馮志云;張福根

一種半導體裝置的制造方法，包含在金屬部件上方形成第一圖案化層，以及在第一圖案化層上方沉積第一掩模層。將第一掩模層圖案化以在其中形成第一組的一或多個開口，然后將第一掩模層薄化。將第一掩模層的圖案轉移至第一圖案化層以在其中形成第二組的一或多個開口。第一圖案化層可由硅或氧化物材料組成。當掩模層在第一圖案化層上方時，可加寬第一圖案化層中的開口。

技術領域

本發明實施例是關于半導體制造技術，特別是有關于降低線扭曲(linewiggling)的半導體裝置及其制造方法。

背景技術

為了在晶片上形成集成電路而使用微影制程。一般的微影制程包含施加光阻，以及在光阻上界定圖案。圖案化光阻中的圖案在微影掩模中界定，且此圖案由微影掩模的透明部分或不透明部分所界定。接著通過蝕刻步驟將圖案化光阻中的圖案轉移至下方的部件，其中使用圖案化光阻作為蝕刻掩模。在蝕刻步驟之后，移除圖案化光阻。

隨著集成電路的尺寸愈來愈小，在光圖案化技術中使用的層堆疊的高的深寬比(aspect ratio)于圖案轉移至非晶硅基底的期間會導致不良的扭曲阻力 (wigglingresistance)。線扭曲(line wiggling)接著會導致圖案缺陷。圖案缺陷與線扭曲會破壞金屬圖案線并導致圖案失效。

發明內容

本發明實施例提供半導體裝置的制造方法，包含在金屬部件上方形成第一圖案化層，在第一圖案化層上方沉積第一掩模層，將第一掩模層圖案化，以在其中形成第一組的一或多個開口，將第一掩模層薄化，將第一掩模層的圖案轉移至第一圖案化層，以在其中形成第二組的一或多個開口，以及蝕刻第一圖案化層，以加寬第二組的一或多個開口。

本發明實施例提供半導體裝置的制造方法，包含在基底上方形成介電層，其中基底具有一或多個有源裝置，在介電層上方形成第一圖案化層，在第一圖案化層上方形成第一的三層，此第一的三層包含第一材料的頂層、第二材料的中間層和第三材料的底層，將頂層圖案化以形成第一組開口，將頂層薄化以降低第一組開口的高度對寬度的比值，將頂層的圖案轉移至中間層以形成第二組開口，將中間層的圖案轉移至底層以形成第三組開口，通過第三組開口蝕刻第一圖案化層以形成第四組開口，以及加寬第四組開口。

本發明實施例提供半導體裝置，包含基底，其具有一或多個有源裝置形成于其中，接觸件耦接至一或多個有源裝置中的第一有源裝置，以及內連線位于接觸件上方，其中內連線包含耦接至接觸件的金屬線，金屬線具有與接觸件重疊的第一部分，其中金屬線的第一部分具有扭曲特征，金屬線的第一部分的扭曲特性包含其中LER_right對應于金屬線的第一部分的右側的線邊緣粗糙度的測量，LER_left對應于金屬線的第一部分的左側的線邊緣粗糙度的測量，以及LWR對應于金屬線的第一部份的線寬粗糙度的測量，其中扭曲特性介于0.7至1.3之間。

附圖說明

根據以下的詳細說明并配合所附附圖可更加理解本發明實施例的觀點。應注意的是，根據本產業的標準慣例，附圖中的各種部件并未必按照比例繪制。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。

圖1至11繪示根據一些實施例，以自對準(self-aligned)雙重圖案微影 (doublepatterning)方法形成減少扭曲(wiggling)的金屬線的各個中間步驟的示意圖。

圖12至21繪示根據一些實施例，以雙重圖案微影方法形成減少扭曲的金屬線的各個中間步驟的示意圖。

圖22繪示根據一些實施例，根據一圖案所形成的一系列減少扭曲的金屬線的上視圖。

圖23至24繪示根據一些實施例，在半導體基底中形成半導體條的方法的各個中間步驟的示意圖。

【符號說明】

10～基底；

11～晶體管；

12～柵極電極；