[發明專利]半導體裝置

在審

• 申請號: 201810170456.0
• 申請日: 2018-03-01
• 公開（公告）號: CN109786459A
• 公開（公告）日: 2019-05-21
• 發明（設計）人: 奧村秀樹
• 申請（專利權）人: 株式會社東芝;東芝電子元件及存儲裝置株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉英華

實施方式提供低成本且通態電阻小的半導體裝置。實施方式的半導體裝置具備第1導電型的漏極區域；第1導電型的第1半導體區域，設置于上述漏極區域之上；MOSFET，形成于上述第1半導體區域的上部；源極電極，形成為覆蓋上述MOSFET；電連接部，是形成于上述第1半導體區域的兩側的一對電連接部，以與上述第1半導體區域電絕緣的狀態將上述漏極區域與上述源極電極之間電連接。

關聯申請

本申請享受以日本專利申請2017－220305號(申請日：2017年11月15日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

本發明的實施方式涉及半導體裝置。

背景技術

在中耐壓及高耐壓的半導體裝置中，超結構造的MOSFET(Metal OxideSemiconductor Field Effect Transistor：金屬氧化物半導體晶體管)為人們所知。該超結構造為如下構造，即，在n型半導體區域中設置縱型的p型半導體區域，在n型與p型的半導體區域的邊界面形成電場強度均勻的耗盡層，來確保耐壓的構造。這種構造的MOSFET，與通常的構造的MOSFET相比，有通態電阻小的特征。

但是，伴隨迄今為止的半導體裝置的高性能化，必須以高精度對n型半導體區域和p型半導體區域的雜質濃度進行管理，有制造工藝變得高成本的問題。因此，就制造工藝而言，希望實現即使不進行n型和p型的半導體區域的高精度的雜質濃度的管理也能夠實現低電阻化的半導體裝置。

發明內容

實施方式提供低成本且通態電阻小的半導體裝置。

實施方式的半導體裝置具備：第1導電型的漏極區域；第1導電型的第1半導體區域，設置于上述漏極區域之上；MOSFET，形成于上述第1半導體區域的上部；源極電極，形成為覆蓋上述MOSFET；電連接部，是形成于上述第1半導體區域的兩側的一對電連接部，以與上述第1半導體區域電絕緣的狀態將上述漏極區域與上述源極電極之間電連接。

附圖說明

圖1是說明第1實施方式的半導體裝置的構成的剖視圖。

圖2是圖1所示的半導體裝置的局部的立體圖。

圖3～圖8是說明第1實施方式的半導體裝置的制造工序的剖視圖。

圖9是說明第2實施方式的半導體裝置的構成的圖。

圖10～圖15是說明第2實施方式的半導體裝置的制造工序的剖視圖。

圖16是說明第2實施方式的半導體裝置的變形例的剖視圖。

具體實施方式

以下，參照附圖對本實施方式的半導體裝置及其制造方法進行說明。另外，在以下的說明中，對于具有大致相同的功能及構成的構成要素，附以同一符號，僅在必要的情況下進行重復說明。

另外，附圖是示意性的或概念性的，各部分的厚度和寬度的關系、部分間的大小的比率等，不一定與現實中的相同。而且，即使在表示相同的部分的情況下，也存在根據附圖彼此的尺寸、比率不同地進行表示的情況。

在各實施方式的說明中，根據附圖的朝向，適當使用上方、下方、上、下、上側、下側等表現，但這些表現是為了便于說明半導體裝置的構造，根據觀察半導體裝置的方向或者根據半導體裝置的規格形態，其上下方向能夠任意更換。