[發明專利]去交織跨距數據元素處理器、方法、系統和指令

有效

• 申請號: 201810167226.9
• 申請日: 2018-02-28
• 公開（公告）號: CN108509219B
• 公開（公告）日: 2023-05-02
• 發明（設計）人: M.普洛特尼科夫;E.奧爾德-阿梅德-瓦爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;楊美靈

1.一種處理器，包括：

多個打包數據寄存器；

解碼單元，用于解碼指令，所述指令用于指示源操作數、用于指示跨距、用于指示出自于對于所指示的跨距的跨距數據元素位置的所有集合中的跨距數據元素位置的至少一個集合、以及用于指示所述多個打包數據寄存器的至少一個目的地打包數據寄存器；以及

運行單元，與所述多個打包數據寄存器耦合，并且與所述解碼單元耦合，所述運行單元響應于所述指令針對跨距數據元素位置的所指示的至少一個集合中的每個來將對應的結果打包數據操作數存儲在所述多個打包數據寄存器的對應的目的地打包數據寄存器中，每個結果打包數據操作數用于包括多個數據元素，所述多個數據元素將會來自所述源操作數的跨距數據元素位置的對應的所指示的集合，其中所述集合的跨距數據元素位置將會彼此分開整數倍的所指示的跨距。

2.如權利要求1所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令能夠僅指示跨距數據元素位置的所述所有集合的子集。

3.如權利要求1所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令能夠指示跨距數據元素位置的所述所有集合的不同子集。

4.如權利要求1所述的處理器，其中，所述運行單元響應于所述指令要存儲比跨距數據元素位置的所述所有集合更少的結果打包數據操作數。

5.如權利要求1所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令要指示對于跨距數據元素位置的所指示的至少一個集合中的每個的對應值，以及其中，每個值將會指示跨距數據元素位置的對應集合。

6.如權利要求1所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令要指示對應值，所述對應值是對于跨距數據元素位置的所指示的至少一個集合中的每個的偏移和索引中的一個。

7.如權利要求1所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令要指示掩碼，所述掩碼要具有對于跨距數據元素位置的所述所有集合中的每個的不同對應部分，以及其中，所述掩碼的每個不同部分要具有第一值和第二值中的一個，所述第一值用于將跨距數據元素位置的所述對應集合包括在跨距數據元素位置的所述至少一個集合中，以及所述第二值用于不將跨距數據元素位置的所述對應集合包括在跨距數據元素位置的所述至少一個集合中。

8.如權利要求1所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令要指示位掩碼，所述位掩碼要指示跨距數據元素位置的所述至少一個集合。

9.如權利要求1到8中任一項所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令要指示所述跨距，所述跨距能夠包含至少五個數據元素位置。

10.如權利要求1到8中任一項所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令能夠指示不同跨距以及所述指令要通過以下之一來指示所述跨距：

所述指令的立即數的值；以及

要被存儲在要由所述指令指示的寄存器中的值。

11.如權利要求1到8中任一項所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令要指示至少一個打包數據操作掩碼。

12.如權利要求11所述的處理器，其中，所述運行單元要響應于所述指令針對跨距數據元素位置的所指示的至少一個集合中的每個來存儲所述對應的結果打包數據操作數，其中每個結果打包數據操作數要包括所述多個數據元素，所述多個數據元素將會來自所述源操作數的跨距數據元素位置的所述對應的所指示的集合的未掩蔽數據元素位置，所述未掩蔽數據元素位置將會對應于所述至少一個打包數據操作掩碼的未掩蔽的掩碼元素。

13.如權利要求1到8中任一項所述的處理器，其中，所述解碼單元要解碼所述指令，所述指令要指示對于所述結果打包數據操作數中的每個的不同對應打包數據操作掩碼。