[發(fā)明專利]半導(dǎo)體存儲(chǔ)裝置

有效

• 申請?zhí)枺?/td>: 201810162406.8
• 申請日: 2018-02-26
• 公開（公告）號: CN109427375B
• 公開（公告）日: 2022-10-11
• 發(fā)明（設(shè)計(jì)）人: 仁木祐介
• 申請（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C7/06
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 楊林勳

1.一種半導(dǎo)體存儲(chǔ)裝置，具備：

存儲(chǔ)單元陣列；

多個(gè)位線，連接于所述存儲(chǔ)單元陣列；

多個(gè)字線，連接于所述存儲(chǔ)單元陣列；

讀出放大器，經(jīng)由所述多個(gè)位線從所述存儲(chǔ)單元陣列的存儲(chǔ)單元將數(shù)據(jù)讀出，或者將數(shù)據(jù)寫入至該存儲(chǔ)單元；及

解碼器，將從所述多個(gè)位線中選擇的第1位線連接到所述讀出放大器；

所述解碼器具有：

第1多路復(fù)用器，包括第1n型晶體管，連接于所述多個(gè)位線中的第1位線，可將用以寫入第1邏輯的第1電壓或不用于寫入數(shù)據(jù)的非選擇電壓施加至所述第1位線；及第1p型晶體管，連接于所述第1位線，可將用以寫入第2邏輯的第2電壓或所述非選擇電壓施加至所述第1位線；及

第2多路復(fù)用器，連接于所述第1多路復(fù)用器與所述讀出放大器之間，將所述第1電壓或所述非選擇電壓向所述第1n型晶體管傳輸，且將所述第2電壓或所述非選擇電壓向所述第1p型晶體管傳輸；且其中

所述第2多路復(fù)用器具有：

第2n型晶體管，連接于所述第1n型晶體管與所述讀出放大器之間，將所述第1電壓傳輸至所述第1n型晶體管；

第2p型晶體管，連接于所述第1p型晶體管與所述讀出放大器之間，將所述第2電壓傳輸至所述第1p型晶體管；

第3n型晶體管，連接于所述第1n型晶體管，將所述非選擇電壓傳輸至所述第1n型晶體管；及

第3p型晶體管，連接于所述第1p型晶體管，將所述非選擇電壓傳輸至所述第1p型晶體管。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中在數(shù)據(jù)寫入操作中，

所述第1n型晶體管與所述第1p型晶體管互補(bǔ)地工作，

所述第2n型晶體管與所述第3n型晶體管互補(bǔ)地工作，且

所述第2p型晶體管與所述第3p型晶體管互補(bǔ)地工作。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中在數(shù)據(jù)寫入操作中，

所述第1n型晶體管與所述第1p型晶體管互補(bǔ)地工作，

所述第2n型晶體管與所述第3n型晶體管互補(bǔ)地工作，且

所述第2p型晶體管與所述第3p型晶體管互補(bǔ)地工作。

4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述非選擇電壓是所述第1電壓與所述第2電壓之間的電壓。

5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中將所述第1電壓設(shè)為低電平電源電壓VSS，將所述第2電壓設(shè)為高電平電源電壓VDD，將所述第1第3n型晶體管的閾值電壓設(shè)為Vtn，且將所述第1第3p型晶體管的閾值電壓設(shè)為Vtp時(shí)，所述非選擇電壓VBLU滿足下述式1：

VSS+|Vtp|＜VBLU＜VDD－Vtn(式1)。

6.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第1及第2n型晶體管串聯(lián)地連接于所述第1位線與所述讀出放大器之間，

所述第1及第3n型晶體管串聯(lián)地連接于所述第1位線與產(chǎn)生所述非選擇電壓的非選擇電壓產(chǎn)生部之間，

所述第1及第2p型晶體管串聯(lián)地連接于所述第1位線與所述讀出放大器之間，

所述第1及第3p型晶體管串聯(lián)地連接于所述第1位線與所述非選擇電壓產(chǎn)生部之間。

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第1及第2n型晶體管在所述第1位線與所述讀出放大器之間，與所述第1及第2p型晶體管并聯(lián)地連接，且

所述第1及第3n型晶體管在所述第1位線與所述非選擇電壓產(chǎn)生部之間，與所述第1及第3p型晶體管并聯(lián)地連接。