[發明專利]一種雙勢壘納米硅阻變存儲器及其制備方法

有效

• 申請號: 201810056850.1
• 申請日: 2018-01-18
• 公開（公告）號: CN110061129B
• 公開（公告）日: 2022-02-15
• 發明（設計）人: 馬忠元;譚定文;孫楊
• 申請（專利權）人: 南京大學
• 主分類號: H01L45/00
• 分類號: H01L45/00;B82Y30/00;B82Y40/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種超低功耗納米硅阻變存儲器，屬于非揮發性存儲器技術領域。該存儲器的特征在于：納米硅基阻變層由含氫富硅碳化硅阻變層作為中間層，上下兩層為相同同化學配比的含氫富碳碳化硅薄膜，阻變層上表面的條形電極和下表面的條形電極互相垂直；本發明與當前的微電子工藝技術相兼容，通過含氫碳化硅薄膜的化學配比調控，從而調節構成阻變存儲器導電通道的勢壘高度，進而達到調控電壓，實現功率可調的功能，使納米硅基阻變存儲器可切實應用于未來的硅基納米存儲器件中。

技術領域

本發明涉及一種兼具低工作電壓和電流的納米硅阻變存儲器的制備方法。

背景技術

新一代閃存器件的迅猛發展為信息社會提供了重要的硬件基礎，隨著存儲密度的不斷提高和器件尺寸的不斷縮小，傳統的半導體動態隨機存儲器(DRAM)和閃存(Flash)都已經接近其物理極限，進一步的縮小將面臨很多技術難題。新型的存儲器近年來主要有鐵電存儲器(FeRAM)[1]、磁存儲器(MRAM)[2]、相變存儲器(PRAM)[3]、阻變式存儲器(RRAM)[4]等。相比其他非揮發存儲器，阻變式存儲器以高寫入速度、耐擦寫、非破壞性讀取、保持時間長、結構簡單、具有非常好的可縮小性和高集成度，與傳統CMOS(互補金屬氧化物半導體)工藝相兼容等優點而被廣泛研究[5]。雖然阻變存儲技術有著眾多優勢，但可以實用化的阻變存儲器產品卻遲遲沒有面市。目前限制阻變存儲器進一步發展的一個主要問題是：阻變存儲器的阻變通道在電場作用下通常是隨機分布的，因此阻變在擦除和寫入時，當器件縮小到10納米以下時，金屬連線的電阻將增加到幾個千歐，此時如果器件的電阻不夠高，則操作電壓將會有很大一部分落在金屬連線上，從而使得器件的操作失效。因此無論是從節約能量、減小發熱的角度考慮，還是從器件縮小后操作的有效性考慮，研究如何獲得超低功耗的阻變器件都具有著極其重要的意義。到目前為止，國際上研究小組制備的阻變式存儲器所用的阻變材料有很多種，如二元金屬氧化物、鈣鈦礦結構三元化合物、硫系化合物、有機半導體，但基于超低功耗雙勢壘納米硅結構的阻變存儲器至今尚未見報道。

近年來南京大學在納米硅阻變存儲器方面取得較快的研究進展，針對鑲嵌在SiN_x和SiO_y中的納米硅阻變材料的阻變特性進行了深入研究[6-7]，但是工作電壓的范圍大于5V，而且工作電流基本上在毫安量級，如何進一步降低納米硅阻變存儲器的功耗成為了當前阻變存儲器領域中的研究熱點。

發明內容

本發明的目的在于：提出一種雙勢壘納米硅阻變存儲器，同時還給出其制備方法，從而滿足微電子科學技術發展對降低非揮發性存儲器件功耗的需求。同時給出其制備方法，該方法與當前的微電子工藝相兼容，從而可以切實應用于未來的硅基納米電子學器件。

為了達到以上目的，本發明的技術方案特征在于：阻變存儲器單元由上至下依次包括：上電極、雙勢壘結構和下電極，該雙勢壘結構由兩個碳硅比相同的富碳碳化硅勢壘層與納米硅層共同構成，所述納米硅層位于所述兩個勢壘層之間，兩個勢壘層分別與上、下電極相接。

本發明的雙勢壘納米硅阻變存儲器，中間層為氫氣刻蝕的納米硅層，其中納米硅的尺寸和密度可通過硅烷和氫氣的流量比進行調控，中間納米硅層的勢壘較低；上下兩層富碳碳化硅勢壘層是在生長的過程中通過硅烷和甲烷分解獲得，通過富碳碳化硅勢壘層的電流由于勢壘層的阻擋作用遠遠低于中間納米硅層的操作電流。

與現有的非揮發性存儲器件中的浮柵存儲器相比，本發明的雙勢壘納米硅阻變存儲器的優點在于器件總厚度只有10納米，富碳碳化硅勢壘層可以提高阻變層的電壓承受能力，因此器件的擦寫穩定性較好。另外，傳統的阻變存儲器中一般電流較大，因此如何降低功耗是目前急需解決的問題。而本發明的存儲器則可以實現工作電流和電壓的控制，從而解決降低其功耗的關鍵性問題。

本發明雙勢壘納米硅阻變存儲器陣列的制備方法包括以下步驟：

第一步、構筑鉑金屬下電極

1.1對單晶硅進行熱氧化，氧化硅層的厚度為200納米，獲得表面覆蓋氧化硅層的基底；