[發明專利]基于數字調制技術的核磁共振射頻脈沖發生器及控制方法

有效

• 申請號: 201810031086.2
• 申請日: 2018-01-12
• 公開（公告）號: CN108107389B
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 徐征;朱云峰;何為;賀玉成;吳嘉敏
• 申請（專利權）人: 重慶邁格威電子科技有限公司
• 主分類號: G01R33/36
• 分類號: G01R33/36
• 代理公司: 北京同恒源知識產權代理有限公司 11275
• 代理人: 趙榮之

本發明涉及一種基于數字調制技術的核磁共振射頻脈沖發生器及控制方法，屬于核磁共振技術領域。包含雙端口RAM芯片，FPGA芯片和直接數字頻率合成器；雙端口RAM芯片連接至FPGA芯片，FPGA芯片連接至直接數字頻率合成器；雙端口RAM芯片用于存放核磁共振脈沖序列的脈沖參數，FPGA芯片用于讀取脈沖參數并轉換為數字頻率合成器的控制參數，直接數字頻率合成器用于在FPGA芯片的控制下生成射頻脈沖信號。本發明解決了現有核磁共振射頻脈沖發生器中存在的電路結構復雜，模擬調制噪聲過大等問題。

技術領域

本發明屬于核磁共振技術領域，涉及一種基于數字調制技術的核磁共振射頻脈沖發生器及控制方法。

背景技術

射頻脈沖激勵是核磁共振信號產生的先決條件，對射頻脈沖信號幅度、頻率、相位、波形、持續時間等參數的精確控制，不僅對核磁共振的檢測結果和成像質量具有顯著影響，也可以通過合理的序列設計，進一步拓展核磁共振的應用范圍。

產生射頻脈沖信號的硬件設備稱為射頻脈沖發生器。目前，射頻脈沖發生器的設計多采用以下兩種結構：(1)采用FPGA驅動DDS芯片或集成DDS內核的方式生成一定幅度的基頻信號，同時通過讀取RAM中波形調制數據生包絡信號，二者分別經DA轉換后通過模擬乘法器相乘實現波形調制；(2)采用FPGA集成DDS內核的方生成基頻信號和包絡信號后，首先在FPGA內部經數字乘法器進行波形調制，再經DA轉換輸出所需射頻脈沖。前者采用模擬調制技術，開發難度較小，但硬件成本較高，且引入了過多的模擬器件，抗干擾能力差；后者采用數字調制技術，增強了抗干擾能力，降低了硬件成本，但其在完成數字化的波形調制后，對射頻脈沖總體幅度的控制是通過調節DA轉換器的參考電平實現的，是一種不完全的數字調制技術。

此外，為便于擴展，現有各類商用核磁共振譜儀一般采用模塊化設計，脈沖發生器和序列控制器之間需要復雜的接口電路，增加了開發難度和設計成本，且不同模塊之間的時鐘同步問題對信號質量帶來影響。

發明內容

有鑒于此，本發明的目的在于提供一種基于數字調制技術的核磁共振射頻脈沖發生器及控制方法，解決現有核磁共振射頻脈沖發生器中存在的電路結構復雜，模擬調制噪聲過大等問題，并通過集成射頻脈沖序列控制器的方式，簡化射頻脈沖發生器的接口電路。

為達到上述目的，本發明提供如下技術方案：

基于數字調制技術的核磁共振射頻脈沖發生器，包含雙端口RAM芯片，FPGA芯片和直接數字頻率合成器；

所述雙端口RAM芯片連接至所述FPGA芯片，所述FPGA芯片連接至所述數字頻率合成器；

所述雙端口RAM芯片用于存放核磁共振脈沖序列的脈沖參數，所述FPGA芯片用于讀取脈沖參數并轉換為數字頻率合成器的控制參數，所述數字頻率合成器用于在所述FPGA芯片的控制下生成射頻脈沖信號。

基于數字調制技術的核磁共振射頻脈沖發生器的時序控制方法，該方法包含如下步驟：

S1：在脈沖發生器上電或復位后對FPGA芯片和數字頻率合成器的基礎配置進行初始化；

S2：脈沖發生器進入空閑狀態，等待外部使能信號；

S3：令雙端口RAM芯片的地址add＝add+1，FPGA芯片讀取下一個射頻脈沖信號的脈沖參數，更新延時時間t，并選擇波形存儲器，將頻率、相位信息寫入直接數字頻率合成器中對應的Profile寄存器，經過延時時間t，執行S4；

S4：通過FPGA芯片的ROM地址總線管理器根據脈沖時長調整地址步進率，在脈沖發生期間均勻讀取波形ROM內的包絡波形文件并與振幅參數寄存器中的振幅數據做乘法運算生成并行調制數據；

S5：并行調制數據通過直接數字頻率合成器的并行接口對輸出振幅實時調制，同時波形ROM內波形數據的符號位通過控制Profile寄存器的切換進行快速反相處理；