[發明專利]具有包括晶態合金的金屬接觸部的半導體器件

在審

• 申請號: 201780094562.9
• 申請日: 2017-09-12
• 公開（公告）號: CN111095564A
• 公開（公告）日: 2020-05-01
• 發明（設計）人: S·馬尼帕特魯尼;D·E·尼科諾夫;U·E·阿維奇;C·J·維甘德;A·喬杜里;J·S·沙瓦拉;I·A·揚
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/66
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉炳勝

公開了用于形成包括源極接觸部和漏極接觸部以及柵電極中的一個或多個(其包括含有過渡金屬的晶態合金)的半導體集成電路的技術。所述晶態合金有助于降低對于半導體器件的接觸電阻。在本公開的一些實施例中，這一接觸電阻的降低是通過使晶態合金的功函數與源極區和漏極區的功函數對齊，使得與晶態合金與源極區之間的界面和晶態合金與漏極區之間的界面相關聯的肖特基勢壘高度處于小于或等于0.3eV的范圍內而實現的。

背景技術

半導體器件是利用諸如硅、鍺和砷化鎵的半導體材料的電子特性的電子部件。場效應晶體管(FET)是包括三個端子(柵極、源極和漏極)的半導體器件。FET使用通過柵極施加的電場來控制溝道的導電性，載荷子(例如，電子或空穴)通過該溝道從源極流至漏極。在載荷子是電子的情況下，FET被稱為n溝道器件，并且在載荷子是空穴的情況下，FET被稱為p溝道器件。一些FET具有被稱為主體或襯底的第四端子，其可以用于對晶體管進行偏置。此外，金屬氧化物半導體FET(MOSFET)包括處于柵電極和溝道區之間的柵極電介質。MOSFET還可以被稱為金屬-絕緣體-半導體FET(MISFET)或絕緣柵FET(IGFET)。互補MOS(CMOS)結構使用p溝道MOSFET(PMOS)和n溝道MOSFET(NMOS)的組合來實施邏輯門和其他數字電路。

finFET是圍繞薄的半導體材料帶(一般被稱為鰭狀物)構建的MOSFET晶體管。該器件的導電溝道存在于鰭狀物內與柵極電介質相鄰。因為這樣的構造的導電溝道包括鰭狀物的三個不同的平面區域，因而這樣的構造已經被稱為finFET和三柵極晶體管。也可以使用其他類型的鰭狀物構造，例如所謂的雙柵極FinFET，其中導電溝道主要僅包括鰭狀物的兩個側壁(并且不包括(例如)鰭狀物的頂部)。全環柵(GAA)晶體管(有時稱為納米線或納米帶晶體管)被配置為與基于鰭狀物的晶體管類似，但是沒有柵極處于三個部分上(因而有三個有效柵極)的鰭狀物溝道區，相反地具有用于溝道區的一個或多個納米線/納米帶，并且柵極材料大致包圍每個納米線/納米帶。

包括形成于半導體襯底上的晶體管、二極管、電阻器、電容器以及其他無源和有源電子器件的電路器件的提高的性能通常是這些器件的設計、制造和操作期間考慮的主要因素。例如，在MOSFET器件(例如，那些用在CMOS結構中的MOSFET器件)的設計以及制造或形成期間，往往希望提高n溝道器件和接觸區中的電子和p溝道器件和接觸區中的空穴的移動。這樣的提高的遷移率可以通過降低接觸電阻來實現。在源極和漏極的接觸區，導電材料被沉積在源極/漏極材料的摻雜的表面上，從而提供接觸部。導電材料和摻雜的半導體表面之間的相互作用產生了半導體結。所得到的半導體結由導帶和費米能級之間的肖特基勢壘高度表征。電子穿過肖特基勢壘的傳導受到該勢壘高度的限制，并且導致接觸電阻。

附圖說明

圖1是示出了易受高接觸電阻影響的MOS器件的電阻部件的圖示。

圖2示出了根據本公開的一個或多個實施例的包括源極接觸部和漏極接觸部以及柵電極中的一個或多個(其包括含有過渡金屬的晶態合金)的集成電路結構的形成方法。

圖3A示出了根據實施例的在溝槽中沉積溝槽隔離材料并且對溝槽隔離材料進行蝕刻從而使其凹陷到鰭狀物的水平以下之后的包括鰭狀物的半導體襯底的透視圖。

圖3B示出了根據實施例的在鰭狀物上形成虛設柵極之后的包括虛設柵極的圖3A的結構的透視圖。

圖3C示出了根據實施例的在沉積絕緣體層并將絕緣體層拋光至虛設柵極的頂部之后的包括絕緣體層的圖3B的結構的透視圖。

圖3D示出了根據實施例的在通過光刻限定虛設柵極結構之上的待打開的區域之后的圖3C的結構的透視圖。

圖3E示出了根據實施例的在從打開的區域去除了虛設柵極結構以重新暴露鰭狀物的溝道區之后的圖3D的結構的透視圖。

圖3F示出了圖3E所示的結構的頂視平面圖。

圖3G示出了垂直于鰭狀物并且穿過圖3F所示的結構的溝道區截取的正視截面圖。