[發(fā)明專利]用于加載多個(gè)數(shù)據(jù)元素的處理器、方法、系統(tǒng)和指令

有效

• 申請(qǐng)?zhí)枺?/td>: 201780058647.1
• 申請(qǐng)日: 2017-08-30
• 公開（公告）號(hào): CN109791487B
• 公開（公告）日: 2023-10-20
• 發(fā)明（設(shè)計(jì)）人: W·C·哈森普勞伽;C·J·紐本;小西蒙·C·史迪力;S·S·蘇里
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30;G06F12/1027
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 李煒;黃嵩泉

1.一種處理器，包括：

多個(gè)緊縮數(shù)據(jù)寄存器；

解碼單元，用于對(duì)指令解碼，所述指令用于指示多個(gè)緊縮數(shù)據(jù)寄存器中用于存儲(chǔ)源緊縮存儲(chǔ)器地址信息的緊縮數(shù)據(jù)寄存器，所述源緊縮存儲(chǔ)器地址信息包括多個(gè)存儲(chǔ)器地址信息數(shù)據(jù)元素；以及

執(zhí)行單元，與所述解碼單元和所述多個(gè)緊縮數(shù)據(jù)寄存器耦合，所述執(zhí)行單元響應(yīng)于所述指令而用于：

從各自都與所述多個(gè)存儲(chǔ)器地址信息數(shù)據(jù)元素中的不同存儲(chǔ)器地址信息數(shù)據(jù)元素對(duì)應(yīng)的多個(gè)存儲(chǔ)器地址加載多個(gè)數(shù)據(jù)元素；以及

將被加載的所述多個(gè)數(shù)據(jù)元素存儲(chǔ)在目的地存儲(chǔ)位置中，其中，所述目的地存儲(chǔ)位置不包括所述多個(gè)緊縮數(shù)據(jù)寄存器中的寄存器。

2.如權(quán)利要求1所述的處理器，進(jìn)一步包括高速緩存，并且其中，所述執(zhí)行單元響應(yīng)于所述指令而用于非時(shí)效性地加載所述多個(gè)數(shù)據(jù)元素，非時(shí)效性地加載所述多個(gè)數(shù)據(jù)元素包括：不將被加載的所述數(shù)據(jù)元素存儲(chǔ)在與從中加載所述多個(gè)數(shù)據(jù)元素的多個(gè)存儲(chǔ)器地址對(duì)應(yīng)的任何高速緩存行中。

3.如權(quán)利要求1所述的處理器，其中，所述解碼單元用于對(duì)用于指示與所述目的地存儲(chǔ)位置對(duì)應(yīng)的目的地存儲(chǔ)器地址信息的指令進(jìn)行解碼。

4.如權(quán)利要求1所述的處理器，進(jìn)一步包括高速緩存，并且其中，所述執(zhí)行單元響應(yīng)于所述指令而用于將被加載的所述多個(gè)數(shù)據(jù)元素存儲(chǔ)在作為所述高速緩存中的高速緩存行的目的地存儲(chǔ)位置中。

5.如權(quán)利要求4所述的處理器，進(jìn)一步包括第一級(jí)(L1)高速緩存，其中，所述解碼單元用于對(duì)用于隱式地指示所述高速緩存的指令進(jìn)行解碼，并且其中，所述高速緩存不是所述L1高速緩存。

6.如權(quán)利要求4所述的處理器，其中，所述解碼單元用于對(duì)具有用于顯式地指定所述高速緩存的字段的指令進(jìn)行解碼。

7.如權(quán)利要求4所述的處理器，其中，所述執(zhí)行單元響應(yīng)于所述指令而用于將所述高速緩存行配置為是不能讀取且不能驅(qū)逐的，直到所述多個(gè)數(shù)據(jù)元素已被加載。

8.如權(quán)利要求1所述的處理器，其中，所述執(zhí)行單元響應(yīng)于所述指令而用于將被加載的所述多個(gè)數(shù)據(jù)元素存儲(chǔ)在作為存儲(chǔ)器中的存儲(chǔ)器位置的目的地存儲(chǔ)位置中。

9.如權(quán)利要求1至8中的任一項(xiàng)所述的處理器，其中，所述執(zhí)行單元響應(yīng)于所述指令而用于從存儲(chǔ)器加載所述多個(gè)數(shù)據(jù)元素中的每個(gè)數(shù)據(jù)元素作為單獨(dú)的數(shù)據(jù)元素而不加載任何附加的相鄰數(shù)據(jù)元素。

10.如權(quán)利要求1至8中的任一項(xiàng)所述的處理器，進(jìn)一步包括并發(fā)加載操作分派單元，所述并發(fā)加載操作分派單元用于并發(fā)地為所述多個(gè)數(shù)據(jù)元素中的至少兩個(gè)數(shù)據(jù)元素分派至少兩個(gè)加載操作。

11.如權(quán)利要求10所述的處理器，其中，所述處理器包括多個(gè)核，其中，所述并發(fā)加載操作分派單元與所述多個(gè)核中的第一核對(duì)應(yīng)，并且所述處理器進(jìn)一步包括用于所述多個(gè)核中的每個(gè)核的不同的并發(fā)加載操作分派單元。

12.如權(quán)利要求1至8中的任一項(xiàng)所述的處理器，進(jìn)一步包括區(qū)塊化的轉(zhuǎn)換后備緩沖器(TLB)，所述區(qū)塊化的TLB具有多個(gè)TLB區(qū)塊，所述多個(gè)TLB區(qū)塊用于并發(fā)地將多個(gè)邏輯地址轉(zhuǎn)換為多個(gè)物理地址。

13.如權(quán)利要求12所述的處理器，其中，所述多個(gè)TLB中的每個(gè)TLB用于被映射到邏輯地址的不同集合。

14.如權(quán)利要求1至8中的任一項(xiàng)所述的處理器，進(jìn)一步包括：

存儲(chǔ)隊(duì)列，用于對(duì)操作排隊(duì)；以及

擴(kuò)展存儲(chǔ)隊(duì)列，用于對(duì)包括不與所述指令對(duì)應(yīng)的操作的多個(gè)操作排隊(duì)，并且其中，用于在所述擴(kuò)展存儲(chǔ)隊(duì)列中被排隊(duì)的多個(gè)操作用于相對(duì)于用于在所述存儲(chǔ)隊(duì)列中被排隊(duì)的多個(gè)操作按序被提交。