[發明專利]具有減小的串聯總電阻的FinFET

在審

• 申請號: 201780055712.5
• 申請日: 2017-08-08
• 公開（公告）號: CN109690787A
• 公開（公告）日: 2019-04-26
• 發明（設計）人: U·盧;S·埃克博特
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/66
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

使用選擇性外延生長來形成異質結構的源極/漏極區域，以填充n型FinFET器件的硅鰭中的蝕刻的凹槽。

相關申請的引用

本申請要求2016年09月13日提交的美國專利申請號15/264,519的優先權，其全部內容通過引用并入本文。

技術領域

本申請一般涉及晶體管，更具體地涉及具有減小的串聯總電阻的鰭形場效應晶體管。

背景技術

在鰭形場效應(FinFET)晶體管中形成源極接觸和漏極接觸必須克服幾個障礙。用戶需要低導通電阻，這可以通過接觸的重摻雜來滿足。但是如此重的摻雜會使溝道縮短太多，以至于漏電成為問題。為了提供低導通電阻，通常使用選擇性外延生長(SEG)在蝕刻到鰭中的凹槽中形成每個源極/漏極(S/D)接觸，以便通過在鰭凹槽內產生的SEG沉積來將鰭加寬。

SEG沉積偏愛某些晶面，使得SEG沉積不在凹槽內呈現平面形狀的鰭，而是呈現菱形輪廓，其中輪廓的具有角度的側面被稱為琢面。琢面從鰭橫向延伸，使得SEG沉積可以使相鄰的鰭融合或合并。因此，對于具有小擴散長度(LOD)的設計，必須減少SEG沉積，以防止相鄰FinFET之間的鰭合并，這限制了所需的導通電阻的減小。另外，不穩定的接觸著陸會使最小LOD器件的琢面區域中的電阻惡化。而且，對于n型FinFET，鰭側壁表面通常具有<110>晶向。這不是獲得驅動能力的優選方向。因此，n型FinFET的導通電阻和驅動能力問題尚未解決。

因此，本領域需要具有減小的導通電阻的改進的FinFET。

發明內容

通過選擇性外延生長(SEG)工藝在n型FinFET的鰭內提供異質結構的源極/漏極區域，以減小源極/漏極總串聯電阻和接觸電阻率。SEG沉積發生在鄰近柵極間隔器的鰭中的蝕刻的凹槽內，并且包括對該凹槽加襯的硅緩沖層。硅鍺外延層覆蓋緩沖層。最后，在硅鍺層之上SEG沉積原位n型摻雜的硅帽層，以完成異質結構的沉積。與帽層相反，硅鍺層和緩沖層可以以未摻雜的狀態沉積。

在沉積外延層之后，離子注入步驟利用第一濃度的n型摻雜劑(諸如磷)摻雜硅鍺層，并利用第二濃度的n型摻雜劑(諸如砷)注入帽層，其中第二濃度大于第一濃度。得到的FinFET具有減小的總串聯電阻和接觸電阻率，同時將短溝道效應和漏電最小化。

通過以下詳細描述可以更好地理解這些和其他優點。

附圖說明

圖1A是FinFET器件的透視圖，示出了將被移除以形成凹槽的鰭區域。

圖1B是在形成各向異性凹槽之后圖1A的FinFET器件的側視圖。

圖1C是在各向同性凹槽形成之后的SOI FinFET器件的側視圖。

圖2是在通過根據本公開的方面的選擇性外延生長工藝在凹槽中沉積異質結構的源極/漏極區域之后的圖1B的FinFET器件的側視圖。

圖3是在對源極/漏極區域進行注入摻雜之后的圖2的FinFET器件的側視圖。

圖4是在對源極/漏極區域進行退火之后的圖3的FinFET器件的側視圖。

圖5是根據本公開的方面的制造具有異質結構的源極/漏極區域的FinFET的方法的流程圖。

圖6是包含圖4的FinFET器件的示例設備的框圖。

通過參考下面的詳細描述，可以最好地理解本發明的實施例及其優點。應當理解，相同的附圖標記用于標識一個或多個附圖中所圖示的相同元件。

具體實施方式