[發明專利]DDR存儲器錯誤恢復

在審

• 申請號: 201780043920.3
• 申請日: 2017-07-11
• 公開（公告）號: CN109478158A
• 公開（公告）日: 2019-03-15
• 發明（設計）人: 詹姆斯·R·麥格羅;彭瑞華;安東尼·阿莎羅;凱達爾納特·巴拉里斯南;斯科特·P·墨菲;姚于斌
• 申請（專利權）人: 超威半導體公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G06F9/38;G06F13/16
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 李獻忠;張華

在一種形式中，一種存儲器控制器包括命令隊列、仲裁器和重放隊列。所述命令隊列接收并存儲存儲器訪問請求。所述仲裁器耦合到所述命令隊列，用于向存儲器通道提供一系列存儲器命令。所述重放隊列存儲提供給所述存儲器通道的所述一系列存儲器命令，并且繼續存儲尚未從所述存儲器通道接收到響應的存儲器訪問命令。當響應指示完成對應的存儲器命令而無任何錯誤時，所述重放隊列移除所述對應的存儲器命令而不采取進一步的措施。當響應指示完成所述對應的存儲器命令而有錯誤時，所述重放隊列重放至少所述對應的存儲器命令。在另一種形式中，一種數據處理系統包括所述存儲器控制器、存儲器訪問代理和存儲器系統，所述存儲器控制器耦合到所述存儲器訪問代理和所述存儲器系統。

背景技術

計算機系統通常將廉價且高密度的動態隨機存取存儲器(DRAM)芯片用于主存儲器。現今銷售的大部分DRAM芯片與電子器件工程聯合委員會(JEDEC)所頒布的各種雙數據速率(DDR)DRAM標準兼容。DDR存儲器控制器用于根據公布的DDR標準來管理各種存儲器訪問代理與DDR DRAM之間的對接。

現代DDR存儲器控制器維持隊列以存儲待決存儲器訪問請求，以允許它們關于待決存儲器訪問請求被生成或存儲的順序無序地選取所述待決存儲器訪問請求，以提高效率。例如，存儲器控制器可從隊列中檢索對給定存儲器存儲列中的同一行的多個存儲器訪問請求，并且將它們連續地發出給存儲器系統，以避免對當前行進行預充電和激活另一行的開銷。

DDR存儲器系統包括多種用于錯誤檢測和恢復的機制，諸如奇偶校驗位、循環冗余碼(CRC)、錯誤檢測碼(EDC)、或與數據一起存儲在DDR DRAM中的其他糾錯碼(ECC)。當執行存儲器訪問時，DDR存儲器控制器將所存儲的CRC或ECC位與利用存儲器訪問計算出的CRC或ECC位進行比較。響應于檢測到錯誤，DDR存儲器控制器在可能的情況下糾正錯誤，并將錯誤報告給操作系統，并且操作系統確定要采取的進一步的糾正措施。然而，DRAM總線以相對高的時鐘速率、諸如2400兆赫茲(MHz)操作，并在時鐘周期的兩個轉換上傳輸數據。由于高數據速率，DDR存儲器總線容易受到偶然的隨機錯誤或存儲器總線上的“小故障”的影響。雖然已知的DDR存儲器控制器具有檢測和糾正這些錯誤的機制，但是由于操作系統調用所引起的開銷，這些機制顯著降低了系統性能。

附圖說明

圖1以框圖形式示出根據一些實施方案的數據處理系統；

圖2以框圖形式示出適合于在圖1的數據處理系統中使用的加速處理單元(APU)；

圖3以框圖形式示出根據一些實施方案的適合于在圖2的APU中使用的存儲器控制器和相關聯的物理接口(PHY)；

圖4以框圖形式示出根據一些實施方案的適合于在圖2的APU中使用的另一存儲器控制器和相關聯的PHY；

圖5以框圖形式示出根據一些實施方案的存儲器控制器；并且

圖6示出與圖5的存儲器控制器的有限狀態機的操作相關聯的狀態圖。

在以下描述中，在不同圖示中相同參考符號的使用指示類似或完全相同的項目。除非另外指出，否則詞語“耦合”及其相關聯的動詞形式包括直接連接和通過本領域中已知的手段的間接電氣連接兩者，并且除非另外指出，否則對直接連接的任何描述也意味著使用適當形式的間接電氣連接的替代性實施方案。

具體實施方式

在一種形式中，一種存儲器控制器包括命令隊列、仲裁器和重放隊列。所述命令隊列接收并存儲存儲器訪問請求。所述仲裁器耦合到所述命令隊列，用于向存儲器通道提供一系列存儲器命令。所述重放隊列存儲提供給所述存儲器通道的所述一系列存儲器命令，并且繼續存儲尚未從所述存儲器通道接收到響應的存儲器訪問命令。當響應指示完成對應的存儲器命令而無任何錯誤時，所述重放隊列移除所述對應的存儲器命令而不采取進一步的措施。當響應指示完成所述對應的存儲器命令而有錯誤時，所述重放隊列重放至少所述對應的存儲器命令。