[實用新型]一種芯片鍵合線阻抗匹配裝置

有效

• 申請號: 201721557078.9
• 申請日: 2017-11-20
• 公開（公告）號: CN207676677U
• 公開（公告）日: 2018-07-31
• 發明（設計）人: 潘計劃;易虎
• 申請（專利權）人: 長芯半導體有限公司
• 主分類號: H01B7/02
• 分類號: H01B7/02;H01B7/17;H01B7/08;H01B11/00
• 代理公司: 廣州市越秀區哲力專利商標事務所(普通合伙) 44288
• 代理人: 石伍軍;張鵬

本實用新型公開了一種芯片鍵合線阻抗匹配裝置，包括：信號線、環繞覆蓋于信號線外側的絕緣結構以及環繞覆蓋于絕緣結構外周的金屬屏蔽結構。本實用新型提供的芯片鍵合線阻抗匹配裝置通過在信號線外環繞覆蓋絕緣結構和金屬屏蔽結構，從而形成類似同軸線的結構，實現信號線之間的相互屏蔽，保證芯片鍵合線阻抗匹配裝置上高頻高速信號的傳輸。

技術領域

本實用新型涉及電子器件領域，尤其涉及一種芯片鍵合線阻抗匹配裝置。

背景技術

目前，對于芯片之間的信號傳輸，電子系統內部常用的互連傳輸介質是PCB板，此工藝成熟可靠。但是隨著芯片向高速高頻發展，尤其是最近幾年光通信技術的進步，信號傳輸速率達到幾十Gbps，甚至上百Gbps，而PCB板上的互連線路都是開放或半開放結構，信號線路之間存在相互干擾，在傳輸高頻高速信號時尤為嚴重，影響電子系統的穩定。這對PCB板的結構帶來了極大挑戰，普通的PCB板上的芯片鍵合線阻抗匹配裝置已不能滿足高頻高速的信號傳輸要求。

實用新型內容

為了克服現有技術的不足，本實用新型的目的在于提供一種芯片鍵合線阻抗匹配裝置，以解決現有芯片鍵合線阻抗匹配裝置不能滿足高頻高速信號傳輸的問題。

本實用新型的目的采用如下技術方案實現：

一種芯片鍵合線阻抗匹配裝置，包括：信號線、環繞覆蓋于所述信號線外側的絕緣結構以及環繞覆蓋于所述絕緣結構外周的金屬屏蔽結構。

進一步地，所述絕緣結構包括第一絕緣層和第二絕緣層，所述信號線固定于所述第一絕緣層上，所述第二絕緣層覆蓋在所述信號線外且層疊于所述第一絕緣層上。

進一步地，所述金屬屏蔽結構包括底部金屬層、頂部金屬層以及兩個側部金屬層，所述第一絕緣層覆蓋層疊于所述底部金屬層的上方，所述頂部金屬層覆蓋層疊于所述第二絕緣層的上方，兩個所述側部金屬層分別從所述信號線的兩側穿過所述第一絕緣層和第二絕緣層，且每個所述側部金屬層的兩端分別連接所述底部金屬層和所述頂部金屬層。

進一步地，所述信號線設有至少兩個，且各所述信號線間隔分布，每個所述信號線的外周都設有所述絕緣結構和所述金屬屏蔽結構。

進一步地，各所述信號線外周的所述底部金屬層連為一體。

進一步地，各所述信號線外周的所述頂部金屬層連為一體。

進一步地，任意相鄰兩所述信號線之間共用一個所述側部金屬層。

相比現有技術，本實用新型的有益效果在于：通過在芯片鍵合線阻抗匹配裝置的信號線外環繞覆蓋絕緣結構和金屬屏蔽結構，從而形成類似同軸線的結構，實現信號線之間的相互屏蔽，保證芯片鍵合線阻抗匹配裝置上高頻高速信號的傳輸。

附圖說明

圖1為本實用新型實施例提供的芯片鍵合線阻抗匹配裝置結構示意圖；

圖2為圖1所示芯片鍵合線阻抗匹配裝置的加工過程中制作信號線后的狀態示意圖；

圖3為圖1所示芯片鍵合線阻抗匹配裝置的加工過程中鍍制第二絕緣層后的狀態示意圖；

圖4為圖1所示芯片鍵合線阻抗匹配裝置的加工過程中制作凹槽后的狀態示意圖；

圖5為圖1所示芯片鍵合線阻抗匹配裝置的加工過程中鍍制頂部金屬層后的狀態示意圖。

圖中：1、信號線；2、絕緣結構；21、第一絕緣層；22、第二絕緣層；3、金屬屏蔽結構；31、底部金屬層；32、頂部金屬層；33、側部金屬層；4、凹槽。

具體實施方式

下面，結合附圖以及具體實施方式，對本實用新型做進一步描述，需要說明的是，在不相沖突的前提下，以下描述的各實施例之間或各技術特征之間可以任意組合形成新的實施例。