[實用新型]兼容8472協議、數字可編程的OLT收發一體芯片

有效

• 申請號: 201720571627.1
• 申請日: 2017-05-22
• 公開（公告）號: CN206759460U
• 公開（公告）日: 2017-12-15
• 發明（設計）人: 李景虎;林安;涂航輝
• 申請（專利權）人: 福建億芯源半導體股份有限公司
• 主分類號: H04B10/40
• 分類號: H04B10/40;H04Q11/00
• 代理公司: 哈爾濱市松花江專利商標事務所23109
• 代理人: 劉士寶

1.兼容8472協議、數字可編程的OLT收發一體芯片，其特征在于，該芯片為基于EPON的兼容8472協議、數字可編程的OLT收發一體芯片，包括發射機和接收機，

所述發射機包括輸入緩沖器Buffer、NPN晶體管Q1、NPN晶體管Q2、主I²C電路I²CMaster、從I²C電路I²C Slave、狀態寄存器組SR_S、模數轉換器ADC、數模轉換器組DAC_S、數模轉換器DAC1、電壓比較器COMP、計數器Counter、壓控電流源VCCS1、壓控電流源VCCS2和電阻R1；

輸入緩沖器Buffer正相輸入端連接芯片引腳發射機正輸入端TX_INP，其反相輸入端連接芯片引腳發射機負輸入端TX_INN；

輸入緩沖器Buffer正相輸出端連接NPN晶體管Q2基極，其反相輸出端連接NPN晶體管Q1基極；

NPN晶體管Q1的集電極連接芯片引腳發射機正輸出端TX_OUTP；

NPN晶體管Q2的集電極連接芯片引腳發射機負輸出端TX_OUTN；

NPN晶體管Q1的發射極同時連接NPN晶體管的Q2的發射極和壓控電流源VCCS1正端；

從I²C電路I²C Slave的時鐘信號端連接芯片時鐘信號引腳SCL；

從I²C電路I²C Slave的一個數據信號端連接芯片的數據信號引腳SDA；

從I²C電路I²C Slave的另一數據信號端連接狀態寄存器組SR_S的輸入輸出端；

主I²C電路I²C Master的時鐘信號端連接芯片時鐘信號引腳EESCL；

主I²C電路I²C Master的一個數據信號端連接芯片的數據信號引腳EESDA；

主I²C電路I²C Master的另一個數據信號端連接狀態寄存器組SR_S的一個輸入端；

模數轉換器ADC的輸出端連接狀態寄存器組SR_S的另一個輸入端；

狀態寄存器組SR_S的一個輸出端連接DAC1的數字信號輸入端；

狀態寄存器組SR_S的另一個輸出端連接數模轉換器組DAC_S的一個數字信號輸入端；

數模轉換器DAC1的模擬信號輸出端連接電壓比較器COMP的正相輸入端；

電壓比較器COMP的反相輸入端同時連接芯片引腳I_MON和電阻R1的一端；

電壓比較器COMP的輸出端連接計數器Counter的輸入端；

計數器Counter的輸出端連接數模轉換器組DAC_S的另一個數字信號輸入端；

數模轉換器組DAC_S的兩個模擬信號輸出端分別連接壓控電流源VCCS1的信號控制端和壓控電流源VCCS2的信號控制端；

壓控電流源VCCS2的正端連接芯片偏置電流引腳I_BIAS；

壓控電流源VCCS1的負端、壓控電流源VCCS2的負端和電阻R1的另一端同時連接GND；

所述接收機包括限幅放大器LA、帶switch開關的輸出緩沖器Buffer0、運算放大器LevelDetect、電壓比較器COMP1、反相器Inverter；電阻Rref和電流源I1；

限幅放大器LA的正相輸入端連接芯片引腳接收機正輸入RX_INP，其反相輸入端連接芯片引腳接收機負輸入端RX_INN；

限幅放大器LA的正相輸出端同時連接輸出緩沖器Buffer0的正相輸入端和運算放大器Level Detect的正相輸入端；

限幅放大器LA的反相輸出端同時連接輸出緩沖器Buffer0的反相輸入端和運算放大器Level Detect的反相輸入端；

運算放大器Level Detect的輸出端連接電壓比較器COMP1的反相輸入端；

電壓比較器COMP1的正相輸入端連接芯片內部判決LOS信號的閾值電壓引腳LOSTH；

電壓比較器COMP1的輸出端連接芯片LOS信號輸出引腳；

反相器Inverter的輸入端連接接收機使能信號引腳EN；該引腳連接芯片LOS信號輸出引腳；

反相器Inverter的輸出端連接輸出緩沖器Buffer0內部的switch開關；

輸出緩沖器Buffer0的正相輸出端連接芯片引腳接收機正輸出端RX_OUTP；

輸出緩沖器Buffer0的反相輸出端連接芯片引腳接收機負輸出端RX_OUTN；

電阻Rref的一端同時連接電流源I1正端和芯片參考電壓引腳Vref；

電阻Rref的另一端連接電源VDD；

電流源I1的負端連接地。

2.兼容8472協議、數字可編程的OLT收發一體芯片，其特征在于，該芯片基于GPON的兼容8472協議、數字可編程的OLT收發一體芯片，包括發射機和接收機，

所述發射機包括輸入緩沖器Buffer、NPN晶體管Q1、NPN晶體管Q2、主I²C電路I²CMaster、從I²C電路I²C Slave、狀態寄存器組SR_S、模數轉換器ADC、數模轉換器組DAC_S、數模轉換器DAC1、電壓比較器COMP、計數器Counter、壓控電流源VCCS1、壓控電流源VCCS2和電阻R1；

輸入緩沖器Buffer正相輸入端連接芯片引腳發射機正輸入端TX_INP，其反相輸入端連接芯片引腳發射機負輸入端TX_INN；

輸入緩沖器Buffer正相輸出端連接NPN晶體管Q2基極，其反相輸出端連接NPN晶體管Q1基極；

NPN晶體管Q1的集電極連接芯片引腳發射機正輸出端TX_OUTP；

NPN晶體管Q2的集電極連接芯片引腳發射機負輸出端TX_OUTN；

NPN晶體管Q1的發射極同時連接NPN晶體管的Q2的發射極和壓控電流源VCCS1正端；

從I²C電路I²C Slave的時鐘信號端連接芯片時鐘信號引腳SCL；

從I²C電路I²C Slave的一個數據信號端連接芯片的數據信號引腳SDA；

從I²C電路I²C Slave的另一數據信號端連接狀態寄存器組SR_S的輸入輸出端；

主I²C電路I²C Master的時鐘信號端連接芯片時鐘信號引腳EESCL；

主I²C電路I²C Master的一個數據信號端連接芯片的數據信號引腳EESDA；

主I²C電路I²C Master的另一個數據信號端連接狀態寄存器組SR_S的一個輸入端；

模數轉換器ADC的輸出端連接狀態寄存器組SR_S的另一個輸入端；

狀態寄存器組SR_S的一個輸出端連接DAC1的數字信號輸入端；

狀態寄存器組SR_S的另一個輸出端連接數模轉換器組DAC_S的一個數字信號輸入端；

數模轉換器DAC1的模擬信號輸出端連接電壓比較器COMP的正相輸入端；

電壓比較器COMP的反相輸入端同時連接芯片引腳I_MON和電阻R1的一端；

電壓比較器COMP的輸出端連接計數器Counter的輸入端；

計數器Counter的輸出端連接數模轉換器組DAC_S的另一個數字信號輸入端；

數模轉換器組DAC_S的兩個模擬信號輸出端分別連接壓控電流源VCCS1的信號控制端和壓控電流源VCCS2的信號控制端；

壓控電流源VCCS2的正端連接芯片偏置電流引腳I_BIAS；

壓控電流源VCCS1的負端、壓控電流源VCCS2的負端和電阻R1的另一端同時連接GND；

所述接收機包括幅放大器LA、輸出緩沖器Buffer0、運算放大器Level Detect、電壓比較器COMP1、反相器Inverter、選擇器S、輸出緩沖器Buffer1、同或門B、或門D、與門E；電容C1、電容C2、電阻R4、電阻R5、電阻R8、電阻R9、開關switch3、開關switch4；電阻Rref、電流源I1；

限幅放大器LA的正相輸入端連接芯片引腳接收機正輸入端RX_INP，其反相輸入端連接芯片引腳接收機負輸入端RX_INN；

限幅放大器LA的正相輸出端同時連接輸出緩沖器Buffer0的正相輸入端和運算放大器Level Detect的正相輸入端；

限幅放大器LA的反相輸出端同時連接輸出緩沖器Buffer0的反相輸入端和運算放大器Level Detect的反相輸入端；

運算放大器Level Detect的輸出連接電壓比較器COMP1的反相輸入端；

電壓比較器COMP1的正相輸入端連接芯片內部判決LOS信號的閾值電壓引腳LOSTH；

電壓比較器COMP1的輸出端連接與門E的一個輸入端；

與門E的另一輸入端連接芯片自動復位引腳AUTO RESET；

與門E的輸出端連接或門D的一個輸入端；

或門D的另一個輸入端連接芯片手動復位引腳RESET；

或門D輸出對輸入到接收機的電平信號幅度判決結果，或門D的輸出端同時連接反相器Inverter的輸入端和選擇器S的LOS信號端；

反相器Inverter的輸出端連接選擇器S的SD信號端；

選擇器S的通道選擇開關switch1同時連接同或門B的一個輸入端和芯片外部電平選擇引腳LOS/SDSEL；

選擇器S的輸出端連接輸出緩沖器Buffer1的輸入端；

輸出緩沖器Buffer1的輸出端連接芯片判決結果引腳LOS/SD；

同或門B的另一個輸入端連接芯片引腳JAM，該引腳連接芯片判決結果引腳LOS/SD；

同或門B的輸出端連接輸出緩沖器Buffer0內部的switch開關；

電阻Rref的一端同時連接電流源I1正端和芯片參考電壓信號引腳Vref；

電阻Rref的另一端連接電源VDD；

電流源I1的負端連接地；

電容C1的一端連接跨阻放大器TIA的一個輸出端；

電容C2的一端連接跨阻放大器TIA的另一個輸出端；

電容C1的另一端同時連接電阻R5的一端、電阻R9的一端和芯片引腳接收機正輸入端RX_INP；

電容C2的另一端同時連接電阻R4的一端、電阻R8的一端和芯片引腳接收機負輸入端RX_INN；

芯片參考電壓引腳Vref同時連接電阻R9的另一端、電阻R8的另一端、開關switch3的一端和開關switch4的一端；

開關switch3的另一端連接電阻R4的另一端；

開關switch4的另一端連接電阻R5的另一端；

復位信號線RESET同時連接芯片手動復位引腳RESET、開關switch3的控制端和開關switch4的控制端。