[實用新型]一種RAID校驗生成裝置

有效

• 申請號: 201720518591.0
• 申請日: 2017-05-10
• 公開（公告）號: CN206696842U
• 公開（公告）日: 2017-12-01
• 發明（設計）人: 張濤
• 申請（專利權）人: 山東鴻秦微電子科技有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 濟南圣達知識產權代理有限公司37221
• 代理人: 黃海麗

技術領域

本實用新型屬于數據校驗領域，尤其涉及一種RAID校驗生成裝置。

背景技術

在SSD固態硬盤系統中，由于閃存顆粒的不穩定性，經常會出現讀寫錯誤，導致最終用戶讀取數據時出現文件數據損壞的情況，一般SSD控制器中都有糾錯單元或者RAID保護，但各家SSD主控廠商的機制都不太相同，因此缺乏一種統一的適用于各種型號的SSD控制器的RAID校驗生成裝置。

實用新型內容

為了解決現有技術的不足，本實用新型提供了一種RAID校驗生成裝置。其可用于用戶數據的校驗數據生成及損毀數據的恢復，應用更加靈活，可快速集成到SoC系統中。

本實用新型的RAID校驗生成裝置，包括控制電路，所述控制電路分別與配置電路和DMA電路相連，所述配置電路和DMA電路還分別與AXI總線相連；所述控制電路還與算法電路相連，所述算法電路包括異或元件，所述異或元件的輸入端還分別與AXI總線數據輸入寄存器和與XI總線數據位數的基礎寄存器相連；所述算法電路的輸出端與SRAM相連。

其中，控制電路：進行整體運算調度，通過配置電路的配置參數，控制DMA電路搬運數據，控制算法電路進行數據生成。

所述控制電路包括CPU及其外圍電路。

所述配置電路包括地址譯碼器，所述地址譯碼器的輸出端并聯連接有若干個寄存器。其中，CPU通過配置電路設置用戶數據的地址及數據長度，并設置校驗數據的存儲地址、單次校驗數據長度、校驗算法等相關配置。

所述DMA電路包括DMA計數電路，所述DMA計數電路與AXI接口讀寫電路相連。

DMA電路：主要負責總線數據的讀寫搬運，將用戶數據讀入，將生成的校驗數據寫出到總線地址。其中DMA計數電路用于計算當前傳輸數據個數，并控制AXI接口讀寫電路對AXI總線進行讀寫操作。

算法電路：支持RAID多種算法，進行數據響應的算法運算。算法電路只支持最底層的硬件異或，上層支持RAID5、RAID10算法由CPU調度。

SRAM：包含32KB SRAM，將校驗數據臨時存放于SRAM中，完成最終校驗數據生成后，寫回總線。

進一步的，所述配置電路通過Slave接口與AXI總線相連。

進一步的，所述DMA電路通過Master接口與AXI總線相連。

進一步的，所述SRAM為32位SRAM。

進一步的，所述Slave接口為AXI64位Slave接口。

進一步的，所述Master接口為AXI64位Master接口。

進一步的，所述AXI總線數據輸入寄存器為64位寄存器。

與現有技術相比，本實用新型的有益效果是：

本實用新型的RAID校驗生成裝置結構簡單，且具有靈活性高，資源面積小，支持算法種類豐富等特點，可以根據軟件的配置，支持不同RAID協議，而且硬件執行效率高，無需CPU軟件過多的參與。

附圖說明

構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示意性實施例及其說明用于解釋本申請，并不構成對本申請的不當限定。

圖1是本實用新型的RAID校驗生成裝置結構示意圖。

圖2是本實用新型的算法電路原理圖。

圖3是本實用新型的配置電路原理圖。

圖4是本實用新型的DMA電路原理圖。

圖5是本實用新型的RAID校驗生成裝置的校驗數據原理圖。

圖6是本實用新型的RAID校驗生成裝置的用戶數據恢復原理圖。

具體實施方式

應該指出，以下詳細說明都是例示性的，旨在對本申請提供進一步的說明。除非另有指明，本文使用的所有技術和科學術語具有與本申請所屬技術領域的普通技術人員通常理解的相同含義。

需要注意的是，這里所使用的術語僅是為了描述具體實施方式，而非意圖限制根據本申請的示例性實施方式。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式，此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。

圖1是本實用新型的RAID校驗生成裝置結構示意圖。

如圖1所示，本實用新型的RAID校驗生成裝置，包括控制電路，所述控制電路分別與配置電路和DMA電路相連，所述配置電路和DMA電路還分別與AXI總線相連；所述控制電路還與算法電路相連。