[實用新型]一種寬禁帶半導體器件有效
| 申請號: | 201720101294.6 | 申請日: | 2017-01-24 |
| 公開(公告)號: | CN206490069U | 公開(公告)日: | 2017-09-12 |
| 發明(設計)人: | 張振中;孫軍;和巍巍;汪之涵;顏劍 | 申請(專利權)人: | 深圳基本半導體有限公司 |
| 主分類號: | H01L29/78 | 分類號: | H01L29/78 |
| 代理公司: | 深圳新創友知識產權代理有限公司44223 | 代理人: | 江耀純 |
| 地址: | 518000 廣東省深圳市南山區*** | 國省代碼: | 廣東;44 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 寬禁帶 半導體器件 | ||
1.一種寬禁帶半導體器件,包括終端結構區、有源區、以及所述有源區與所述終端結構區之間的過渡區域,其特征在于,所述有源區包括第一區域和第二區域,所述第一區域靠近和/或位于所述器件四周,所述第二區域靠近和/或位于所述器件中心,所述第一區域和所述第二區域直接電連接,和/或分別與所述器件的其他區域電連接;所述第一區域的單位面積內肖特基接觸區與P型摻雜區寬度的比值γ第一區域比所述第二區域的單位面積內肖特基接觸區與P型摻雜區寬度的比值γ第二區域大,用于使所述器件內部至外部的電流導通能力呈逐漸增大趨勢,從而使所述器件外部比所述器件內部產生較多的熱量。
2.如權利要求1所述的寬禁帶半導體器件,其特征在于,所述第一區域還設有第三子區域,所述第一區域相應的包括靠近所述第三子區域的第一子區域和遠離所述第三子區域的第二子區域,所述第三子區域中心對稱分布在所述器件兩側,所述第三子區域全部由P型摻雜區組成,所述第一子區域的比值γ第一子區域最大。
3.如權利要求2所述的寬禁帶半導體器件,其特征在于,所述第二區域包括位于所述器件中心的第四子區域和靠近所述器件中心的第五子區域,所述第四子區域的比值γ第四子區域小于所述第五子區域的比值γ第五子區域,并且γ第四子區域和γ第五子區域均小于外部四周的所述比值γ。
4.如權利要求3所述的寬禁帶半導體器件,其特征在于,所述第二子區域的比值γ第二子區域和所述第五子區域的所述比值γ第五子區域在所述器件各區域的所述比值γ在所述器件各區域的γ值大小排序居中,用于在器件中在沒有大面積P型摻雜區的區域仍滿足內部至外部的電流導通能力呈逐漸增大趨勢的要求。
5.如權利要求4所述的寬禁帶半導體器件,其特征在于,所述第五子區域的比值γ第五子區域小于所述第二子區域的比值γ第二子區域。
6.如權利要求5所述的寬禁帶半導體器件,其特征在于,構成所述第一子區域、第二子區域、第四子區域和第五子區域的肖特基接觸區可采用如下之一形狀包括條形、矩形、六邊形和圓形等;構成所述第一子區域、第二子區域、第四子區域和第五子區域的P型摻雜區可采用如下之一形狀包括條形、矩形、六邊形和圓形等;所述第三子區域可采用如下之一形狀包括條形、矩形、六邊形和圓形等。
7.如權利要求6所述的寬禁帶半導體器件,其特征在于,所述第一子區域的結構為交替規則排列的條狀第一肖特基接觸區和第一P型摻雜區;所述第二子區域的結構為交替規則排列的條狀第一肖特基接觸區和第二P型摻雜區,所述第一肖特基接觸區在器件平面X軸方向上寬度都相同,所述第二子區域分布于器件中心的兩側,上下整體分別呈凹字形;所述第三子區域為六個面積相同的矩形區域。
8.如權利要求7所述的寬禁帶半導體器件,其特征在于,所述第四子區域的結構為大面積的第三P型摻雜區和其中規則分布的第二肖特基接觸區,所述第四子區域的整體呈正方形狀;所述第五子區域的結構為交替規則排列的第三肖特基接觸區和第二P型摻雜區,所述第三肖特基接觸區和所述第二肖特基接觸區的基本單元結構形狀相同、面積相同或相似,所述第五子區域的整體呈中空的四面凸起形狀,所述第二、第三肖特基接觸區和所述第一肖特基接觸區在器件平面X軸方向上寬度都相同,所述第二子區域和所述第五子區域中的所述第二P型摻雜區在器件平面X軸方向上寬度都相同。
9.如權利要求8所述的寬禁帶半導體器件,其特征在于,所述第二、第三肖特基接觸區的基本單元結構為正方形,W2為所述第三子區域的P型摻雜區寬度,WA為所述第四子區域中第三P型摻雜區的寬度,WB為所述第二子區域和所述第五子區域中第二P型摻雜區的寬度,WC為所述第一子區域中第一P型摻雜區的寬度,所述器件中的各部分P型摻雜區采用相同摻雜類型且具有W2>WA>WB>WC。
10.如權利要求9所述的寬禁帶半導體器件,其特征在于,W2、WA、WB、WC的各尺寸數量關系按照下列規則進行設計選取:
WA=N*W1+(N+1)*WB,
其中,N為整數;W1為設計時的已知數值;但最終WA的取值應小于所述第五子區域的寬度的一半;
W2=N*W1+(N-1)*WC,
且滿足
其中,N為整數;WC為設計時的已知數值;ρ是N-epi的薄層電阻率,ΔV為碳化硅中PN結的自建電勢,J為所述器件PN結開啟時所需求的電路密度;
WB=λ*WC,
且滿足S1*γ第二子區域=(S2-3*S3)*γ第一子區域
其中,λ取值范圍是1.5至2.5;S1為所述第二子區域的面積,γ第二子區域為所述第二子區域單位面積內肖特基接觸區與P型摻雜區寬度的比值,S2為所述第一子區域的面積,S3為所述第三子區域的面積,γ第一子區域為所述第一子區域單位面積內肖特基接觸區與P型摻雜區寬度的比值。
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