[實用新型]數字濾波設備

有效

• 申請號: 201720063501.3
• 申請日: 2017-01-17
• 公開（公告）號: CN206461580U
• 公開（公告）日: 2017-09-01
• 發明（設計）人: 周立功;胡祀鵬
• 申請（專利權）人: 廣州致遠電子股份有限公司
• 主分類號: H03H17/02
• 分類號: H03H17/02
• 代理公司: 廣州華進聯合專利商標代理有限公司44224
• 代理人: 余永文

技術領域

本實用新型涉及信號濾波技術領域，特別是涉及一種數字濾波設備。

背景技術

在信號濾波領域，往往需要應用不同截止頻率的數字濾波器來完成滿足各種設計要求。

目前，較為常用的數字濾波器有基于FPGA(Field Programmable Gate Array，現場可編程邏輯陣列)的并行數字濾波器等。

對于基于FPGA的并行數字濾波器，當輸入信號的帶寬過高時，需要采樣頻率會超過系統時鐘頻率，例如，當輸入信號的帶寬超過五百兆赫茲時，則采樣頻率要大于千兆赫茲(由采樣定律可知：采樣頻率需大于兩倍的信號最高頻率)，當前FPGA器件的系統時鐘頻率通常為數百兆赫茲，所以基于FPGA的并行數字濾波器結構無法完成高帶寬信號的濾波處理。

因此，上述基于FPGA的并行數字濾波器對高帶寬信號的濾波處理效果較差。

實用新型內容

基于此，有必要針對傳統的基于FPGA的并行數字濾波器對高帶寬信號的濾波處理效果較差的問題，提供一種數字濾波設備。

一種數字濾波設備，包括CIC抽取裝置、FIR濾波器和CIC插值裝置；

CIC抽取裝置的P_i1個輸入端接收待濾波信號數據，其中，P_i1為大于0的整數；

CIC抽取裝置的P_c1個輸出端與FIR濾波器的P_c1個輸入端對應連接，其中，P_c1為大于0的整數；

FIR濾波器的P_c2個輸出端與CIC插值裝置的P_c2個輸入端對應連接，其中，P_c2為大于0的整數；

CIC插值裝置的P_i2個輸出端輸出濾波數據，其中，P_i2為大于0的整數。

根據上述本實用新型的數字濾波設備，其包括依次連接的CIC抽取裝置、FIR濾波器和CIC插值裝置，CIC抽取裝置接收待濾波信號數據后，可以得到多路并行數據，通過CIC抽取裝置對多路并行數據進行抽取下變頻，FIR濾波器對下變頻后的信號進行濾波，最后通過CIC插值裝置對濾波后的信號進行插值上變頻，將其頻率恢復到原來待濾波信號數據的頻率，得到最終的濾波結果；本方案將原頻率信號下變頻后濾波，再將濾波后的信號上變頻至原頻率，配合FIR濾波器系數可配置，可以實現對高帶寬內任意頻率的信號進行濾波處理；數字濾波設備中前級使用CIC抽取裝置進行下變頻可以減少由于采樣率不足而造成的頻譜混疊，后級使用CIC插值裝置進行上變頻可以實現抗鏡像濾波，以此可以減少上變頻和下變頻對高頻率信號濾波的影響；同時，利用多路并行結構，可對輸入數據實時處理(無需先存儲后處理)，在較小的系統時鐘下實現高帶寬信號的實時濾波處理。

附圖說明

圖1為其中一個實施例的數字濾波設備的結構示意圖；

圖2(a)為其中一個實施例的CIC抽取裝置的結構示意圖；

圖2(b)為其中一個實施例的CIC抽取裝置的結構示意圖；

圖3(a)為其中一個實施例的單級并行CIC抽取裝置的結構示意圖；

圖3(b)為其中一個實施例的單級并行CIC抽取裝置的結構示意圖；

圖3(c)為其中一個實施例的單級并行CIC插值裝置的結構示意圖；

圖3(d)為其中一個實施例的單級并行CIC插值裝置的結構示意圖；

圖4為其中一個實施例的并行積分模塊的結構示意圖；

圖5為其中一個實施例的并行疏狀模塊的結構示意圖；

圖6(a)為其中一個實施例的FIR濾波器的結構示意圖；

圖6(b)為其中一個實施例的數據分配延遲鏈模塊的結構示意圖；

圖7為其中一個實施例的數據分配延遲鏈模塊與單級偶數階并行FIR濾波器的接連示意圖；

圖8為其中一個實施例的數據分配延遲鏈模塊與單級奇數階并行FIR濾波器的接連示意圖；

圖9為其中一個實施例的數字濾波設備的結構示意圖；

圖10為其中一個實施例的數字濾波設備的結構示意圖；

圖11為其中一個實施例的數字濾波設備的結構示意圖；

圖12為其中一個實施例的數字濾波設備的應用場景圖。

具體實施方式