[發明專利]一種基于新型CHSI接口優化的FPGA數據處理方法及系統

有效

• 申請號: 201711423556.1
• 申請日: 2017-12-25
• 公開（公告）號: CN108121678B
• 公開（公告）日: 2019-11-12
• 發明（設計）人: 李建秋;王世民;彭杰文;李涵文
• 申請（專利權）人: 四川九洲空管科技有限責任公司
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F13/40;G06F13/28
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 錢成岑

1.一種基于新型CHSI接口優化的FPGA數據處理方法，其特征在于包括：

步驟1：根據CHSI輸出和輸入時序處理的特點，設計高精度差分本振時鐘源，并輸送至現場可編程邏輯陣列FPGA的全局時鐘單元；

步驟2：根據輸送至現場可編程邏輯陣列FPGA全局時鐘單元的差分本振時鐘源信號，調用FPGA內部時鐘鎖相環模塊對差分本振時鐘源進行倍頻、整形處理，產生CHSI輸出時序的主處理時鐘和CHSI輸入時序的主處理時鐘；

步驟3：用產生的CHSI輸出時序的主處理時鐘，作為優化CHSI輸出時序處理的內部基準時鐘，輸送至CHSI輸出時序處理單元；

步驟4：用CHSI輸出時序處理的主處理時鐘，按照外部發送數據請求和數據輸入，根據CHSI輸出時序特征和數據幀結構，結合狀態轉換控制，分別生成發送的TTL時鐘信號和TTL數據信號，并輸送至TTL/差分轉換電路；

步驟5：經TTL/差分轉換電路和阻抗匹配電路處理，將發送的TTL時鐘信號和TTL數據信號轉變為發送的差分時鐘信號和差分數據信號；

步驟6：發送CHSI的差分時鐘信號和差分數據信號；

步驟7：用步驟2產生的CHSI輸入時序的主處理時鐘，作為優化CHSI輸入時序處理的內部基準時鐘，輸送至CHSI輸入時序處理單元；

步驟8：經差分/TTL轉換電路和阻抗匹配電路處理，將外部以CHSI輸入時序為特征并以差分信號接收的時鐘信號和數據信號轉換為接收的TTL時鐘信號和TTL數據信號進行輸送；

步驟9：用CHSI輸入時序處理的主處理時鐘，根據CHSI輸入時序特征和數據幀結構，結合狀態轉換控制，對接收的TTL時鐘信號和TTL數據信號進行判斷和采樣處理；

步驟10：發送CHSI輸入的采樣數據。

2.根據權利要求1所述的一種基于新型CHSI接口優化的FPGA數據處理方法，其特征在于所述步驟1中設計高精度差分本振時鐘源為32MHz，其參數要求為：差分時鐘頻率32MHz±1％，時鐘對稱度50％±10％，T_建立時間＝10ns，T_保持時間＝10ns，T_上升沿＝[Min＝1ns,Max＝7ns],T_下降沿＝[Min＝1ns,Max＝7ns]。

3.根據權利要求1所述的一種基于新型CHSI接口優化的FPGA數據處理方法，其特征在于所述步驟2具體包括：

步驟21：利用FPGA內部時鐘鎖相環模塊對接收的32Mhz差分本振時鐘源進行整形和相位同步，產生CHSI輸出時序的主處理時鐘32MHz；

步驟22：利用FPGA內部時鐘鎖相環模塊對接收的32Mhz差分本振時鐘源進行2倍頻，產生CHSI輸入時序的主處理時鐘64MHz。

4.根據權利要求1所述的一種基于新型CHSI接口優化的FPGA數據處理方法，其特征在于所述步驟4具體包括：

步驟41：用輸出時序的主處理時鐘32MHz，利用FPGA內部時鐘鎖相環技術調用同步FIFO模塊，根據32MHz的輸出時序的主處理時鐘的觸發，首先將待發送數據寫入FIFO模塊中，等待發送命令，處于發送等待狀態；

步驟42：接收到發送命令后，啟動CHSI輸出時序，將數據提取到發送緩存，處于數據發送狀態，在數據發送狀態中根據CHSI輸出時序特征和數據幀結構，生成發送的TTL時鐘信號和TTL數據信號，并輸送至TTL/差分轉換電路；

步驟43：判斷FIFO的待發送數據是否為空，如果為空，表示數據發送結束，進入發送停止狀態；否則，再從FIFO模塊提取數據至發送緩存，繼續進行數據發送；

步驟44：數據發送結束后，將狀態轉移為發送等待狀態。

5.根據權利要求1所述的一種基于新型CHSI接口優化的FPGA數據處理方法，其特征在于所述步驟5和步驟8中，所述時鐘信號和數據信號的轉換是同時進行的，所述阻抗匹配電路均進行了抗信號干擾和抗浪涌設計。