[發明專利]支持冷備份應用的CMOS輸出緩沖電路

有效

• 申請號: 201711291781.4
• 申請日: 2017-12-08
• 公開（公告）號: CN107894933B
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 高國平;賀凌煒;羅靜;王棟
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: G06F11/20
• 分類號: G06F11/20;H03K19/0185
• 代理公司: 總裝工程兵科研一所專利服務中心 32002
• 代理人: 楊立秋

本申請揭示了一種支持冷備份應用的CMOS輸出緩沖電路，屬于集成電路I/O端口設計領域。該CMOS輸出緩沖電路通過采用普通的PMOS和NMOS以及合理的電路設計，使得CMOS輸出緩沖電路在實現I/O端口的冷備份的同時，避免了電源掉電過程中輸出端口向電源漏電的可能性，提高了電路的使用安全。

技術領域

本申請屬于集成電路I/O端口設計領域，尤其涉及一種支持冷備份應用的CMOS輸出電路。

背景技術

輸入/輸出(“I/O”)緩沖電路廣泛應用于各種應用領域。輸出緩沖電路通常是與外部總線（即公共的數字總線）相連，數字總線通常是由數據線和地址線等各種信號線組成的。這些數字總線連接了各種器件的I/O端口。

一種典型的CMOS輸出緩沖電路通常由一個PMOS管和一個NMOS管組成，在正電源VDD（如5V或3.3V）和負電源GND（通常是0V）之間串聯連接，見圖1。PMOS管P0和NMOS管N0的柵極分別連接到內部電路。內部電路控制著兩個MOS管的柵極電壓，決定了它們的開關狀態，導致了輸出緩沖電路的三種狀態。一種狀態是PMOS管P0導通和NMOS管N0關閉，輸出緩沖電路的輸出端口out輸出高電平到外部。第二種狀態是NMOS管N0導通和PMOS管P0關閉，輸出緩沖電路的輸出端口out輸出低電平到外部。第三種狀態是高阻態，此時兩個MOS管都處于關閉狀態，在這種狀態下，輸出緩沖電路與外部總線開路。

除了與外部總線通訊外，CMOS輸出緩沖電路還通常有其他功能。一種功能是保護內部電路免受靜電放電（ESD）損傷。一般來講，靜電可能來自于人，當一個人拿著電子設備，靜電電荷可以傳輸到電路內部，損傷電路上的MOS管等器件。解決靜電損傷問題的一種常用方法是把輸出緩沖電路的尺寸做大，減小靜電放電時的導通電阻，讓靜電迅速泄放到VDD、GND或其他I/O端口。

當一個連接外部總線的電路處于“冷備份”狀態，即沒有加電的狀態時，冷備份的電路必須使與外部總線連接的端口保持高阻態，避免從外部總線上灌入電流到電源。如圖1，當VDD等于0V，內部電路和輸出管處于冷備份狀態，外部總線上的高電平會通過PMOS管P0往電源上灌入電流。

目前國際上冷備份電路多采用兩種方式：1、利用外部總線上的高電平偏置輸出PMOS管的襯底，切斷襯底到電源的通路。2、通過外部總線上的高電平控制PMOS管的柵極，關斷PMOS管。但這種方法隨著外部總線上信號頻率的增加，在信號跳變的瞬間總有電流從外部總線流向CMOS輸出緩沖電路的電源，導致電源電壓升高。

發明內容

為了解決傳統冷備份時，因利用外部總線上的高電平偏置或高電平來控制輸出PMIOS管關斷，而信號跳變的瞬間總有電流從外部總線流向CMOS緩沖電路的電源，導致電源電壓升高的問題，本申請提供了一種支持冷備份應用的CMOS輸出緩沖電路，具體方案如下：

一種支持冷備份應用的CMOS輸出緩沖電路，包括：第一NMOS管、第二NMOS管、第三NOMS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和與非門，其中：

所述第一PMOS管的源極以及所述第四PMOS管的源極與所述CMOS輸出緩沖電路的電源電性相連；

所述第一NMOS管的柵極與所述與非門的輸出端電性連接，所述第一NMOS管的源極接地，所述第一NMOS管的漏極、所述第二PMOS管的漏極、所述第一PMOS管的漏極以及所述第七PMOS管的源極均與所述CMOS輸出緩沖電路的輸出端口電性連接；

所述第一PMOS管、所述第二PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管的襯底與所述第四PMOS管的漏極、所述第五PMOS管的源極、所述第六PMOS管的源極電性連接；

所述第三PMOS管的源極、柵極和襯底與所述第一PMOS管的柵極電性連接；