[發明專利]支持冷備份應用的CMOS輸出緩沖電路

有效

• 申請號: 201711291781.4
• 申請日: 2017-12-08
• 公開（公告）號: CN107894933B
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 高國平;賀凌煒;羅靜;王棟
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: G06F11/20
• 分類號: G06F11/20;H03K19/0185
• 代理公司: 總裝工程兵科研一所專利服務中心 32002
• 代理人: 楊立秋

1.一種支持冷備份應用的CMOS輸出緩沖電路，其特征在于，所述CMOS輸出緩沖電路包括第一NMOS管、第二NMOS管、第三NMOS 管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和與非門，其中：

所述第一PMOS管的源極以及所述第四PMOS管的源極與所述CMOS輸出緩沖電路的電源電性相連；

所述第一NMOS管的柵極與所述與非門的輸出端電性連接，所述第一NMOS管的源極接地，所述第一NMOS管的漏極、所述第二PMOS管的漏極、所述第一PMOS管的漏極以及所述第七PMOS管的源極均與所述CMOS輸出緩沖電路的輸出端口電性連接；

所述第一PMOS管、所述第二PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管的襯底與所述第四PMOS管的漏極、所述第五PMOS管的源極、所述第六PMOS管的源極電性連接；

所述第三PMOS管的源極、柵極和襯底與所述第一PMOS管的柵極電性連接；

所述第七PMOS管的漏極與所述第八PMOS管的源極電性相連，所述第八PMOS管的漏極、柵極和襯底與所述第四PMOS管的柵極、所述第四NMOS管的漏極電性相連；

所述第四NMOS管的源極與所述第五NMOS管的漏極電性相連，所述第五NMOS管的襯底與所述第四NMOS管的襯底、所述第五NMOS管的源極電性相連，所述第五NMOS管的源極接地；

所述第五PMOS管的漏極、所述第六PMOS管的漏極以及所述第二NMOS管的漏極均與所述第一PMOS管的柵極電性相連；

所述第二NMOS管的源極與所述第三NMOS管的漏極電性相連，所述第二NMOS管的襯底與所述第三NMOS管的襯底以及所述第三NMOS管的源極電性相連，所述第二NMOS管的源極接地。

2.根據權利要求1所述的CMOS輸出緩沖電路，其特征在于，所述第二PMOS管的柵極、所述第五PMOS管的柵極、所述第七PMOS管的柵極、所述第三NMOS管的柵極、所述第四NMOS管的柵極接第一使能信號；

所述與非門的第一輸入端接第二使能信號，所述與非門的第二輸入端接內部電路輸出的數據信號；

所述第二NMOS管的柵極、第六PMOS管的柵極接所述數據信號。

3.根據權利要求2所述的CMOS輸出緩沖電路，其特征在于，

當所述CMOS輸出緩沖電路在所述電源掉電前，所述第一使能信號為低電平，所述第二使能信號為高電平時，所述第一NMOS管、所述第三NMOS管和所述第四NMOS管均處于關閉狀態，所述第二PMOS管和所述第七PMOS管均處于導通狀態，所述電源電壓下降，所述輸出端口的端口電壓高于所述電源，電流通過所述第二PMOS管和所述第三PMOS管對所述第一PMOS管充電至所述端口電壓，使所述第一PMOS管截止以斷開所述輸出端口至所述電源的第一通路；電流通過所述第七PMOS管和所述第八PMOS管對所述第四PMOS管充電至所述端口電壓，使所述第四PMOS管截止以斷開所述輸出端口到所述電源的第二通路；

在所述CMOS輸出緩沖電路中的電源掉電過程中和電源掉電后，所述CMOS輸出緩沖電路的輸出端口上存在靜態或動態信號，所述輸出端口不存在到所述電源的漏電通路。

4.根據權利要求3所述的CMOS輸出緩沖電路，其特征在于，所述輸出端口上存在的動態信號的范圍為-0.3V~(VDD+1V)，VDD為所述CMOS輸出緩沖電路中的電源的電壓值。