[發明專利]一種具有超低功耗特性的電壓基準電路

在審

• 申請號: 201711272740.0
• 申請日: 2017-12-06
• 公開（公告）號: CN107992145A
• 公開（公告）日: 2018-05-04
• 發明（設計）人: 伍偉;陳勇;趙麟
• 申請（專利權）人: 電子科技大學
• 主分類號: G05F1/567
• 分類號: G05F1/567
• 代理公司: 成都點睛專利代理事務所(普通合伙)51232
• 代理人: 孫一峰

技術領域

本發明屬于電子電路技術領域，具體的說是涉及一種可工作在0.45V、無電阻的超低壓超低功耗電壓基準電路。

背景技術

電壓基準電路是所有電子系統中不可或缺的一部分，在一些特殊的環境中不僅要求電壓基準電路產生的電壓不隨電源電壓和溫度的變化而變化，還要求其以極低功耗工作在超低電源電壓下。傳統的帶隙基準使用最為廣泛，但是受其開啟電壓限制，不能工作在超低電源電壓下，現有的一些解決方案電流偏置為了得到納安培級別電流用到了一個兆歐姆的大電阻，造成集成電路版圖很大。

發明內容

本發明的目的是為了解決現有超低工作電壓基準電路需要兆歐姆級別大電阻的問題，提出了一種新型的可工作在0.45V、無電阻的超低功耗電壓基準電路。

本發明的技術方案，可工作在0.45V、無電阻的超低功耗電壓基準電路，包括粗電壓基準電路模塊、偏置電流模塊、高低柵源電壓產生模塊和電壓減法模塊；

所訴粗電壓基準電路模塊包括第六PMOS管MP6、第七PMOS管MP7、第六NMOS管MN6、第七NMOS管MN7；所述第六NMOS管MN6的漏極接電源，其源極與柵極互連；第七NMOS管MN7的漏極接電源，其源極與柵極互連；所述第七PMOS管MP7的源極接第七NMOS管MN7的源極，第七PMOS管MP7的柵極和漏極接第六NMOS管MN6的源極；所述第六PMOS管MP6的源極接第七PMOS管MP7的漏極，第六PMOS管MP6的柵極和漏極接地；其中，第七NMOS管MN7的柵極和源極、第七PMOS管MP7源極的連接點為粗電壓基準電路模塊的輸出端，輸出第一基準電壓VREF1；

所述偏置電流模塊包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2和第五NMOS管MN5；所述第一PMOS管MP1的源極接電源，其柵極接第二PMOS管MP2的漏極；第二PMOS管MP2的源極接電源，其柵極與漏極互連；第一NMOS管MN1的柵極和漏極互連，其漏極接第一PMOS管MP1的漏極，第一NMOS管MN1的源極接地；第二NOMS管MN2的漏極接第二PMOS管MP2的漏極，第二NOMS管MN2的柵極接第一PMOS管MP1的漏極；第五NMOS管MN5的漏極接第二NMOS管MN2的源極，第五NMOS管MN5的柵極接第一基準電壓VREF1，其源極接地；其中，第一PMOS管MP1柵極、第二PMOS管MP2柵極和漏極的連接點為偏置電流模塊的輸出端，輸出偏置電壓VB1；

所述高低柵源電壓產生模塊包括第三PMOS管MP3、第四PMOS管MP4、低閾值NMOS管MNLV和高閾值NMOS管MNHV；所述第三PMOS管MP3的源極接電源，其柵極接偏置電壓VB1；所述第四PMOS管MP4的源極接電源，其柵極接偏置電壓VB1；所述低閾值NMOS管MNLV的漏極接第三PMOS管MP3的漏極，低閾值NMOS管MNLV的柵極與漏極互連，其源極接地；所述高閾值NMOS管MNHV的漏極接第四PMOS管MP4的漏極，高閾值NMOS管MNHV的柵極和漏極互連，其源極接地；

所述電壓減法模塊包括第五PMOS管MP5、第三NMOS管MN3、第四NMOS管MN4；所述第五PMOS管MP5的源極接電源，其柵極接偏置電壓VB1；所述第三NMOS管MN3的漏極接第五PMOS管MP5的漏極，第三NMOS管MN3的漏極接第四PMOS管MP4的漏極；所述第四NMOS管MN4的漏極接第三NMOS管MN3的源極，第四NMOS管MN4的柵極接第三PMOS管MP3的漏極，第四NMOS管MN4的源極接地；所述第三NMOS管MN3源極與第四NMOS管MN4漏極的連接點為電壓基準電路的輸出端，輸出基準電壓VREF。

本發明所述的超低功耗電壓基準電路可用于制作成集成電路，所述集成電路采用標準CMOS工藝制作。

本發明的有益效果為，本發明的一種可工作在0.45V無電阻的超低功耗電壓基準電路，與現有帶隙基準相比，最低工作電壓方面，其可工作的最低電壓達到0.45V；在實現工藝方面，其可以使用標準CMOS工藝實現；功耗方面，其功耗僅為幾個納瓦，遠遠低于傳統的帶隙基準的功耗；與現有可工作在低電源電壓的電壓基準相比，其不需要大的電阻，可用全CMOS管實現。

附圖說明

圖1本發明電路結構框圖；

圖2本發明所提出的粗電壓基準電路模塊電路結構圖；

圖3本發明所提出的偏置電流模塊電路結構圖；

圖4本發明所提出的高、低柵源電壓產生模塊電路結構圖；

圖5本發明所提出電壓減法模塊電路結構圖。