[發明專利]PMOS器件及其制備方法及計算機

在審

• 申請號: 201711244556.5
• 申請日: 2017-11-30
• 公開（公告）號: CN108022844A
• 公開（公告）日: 2018-05-11
• 發明（設計）人: 左瑜
• 申請（專利權）人: 西安科銳盛創新科技有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 黃晶晶

本發明涉及一種PMOS器件的制備方法，該制備方法包括：(a)選取Si襯底；(b)在所述Si襯底上制作晶化SiGe層；(c)在所述晶化SiGe層上制作N型應變Ge層；(d)在所述N型應變Ge層表面的第一指定區域制作柵極；(e)在所述應變Ge層的第二指定區域與第三指定區域分別制作源區與漏區；(f)在所述源區與所示漏區表面分別制作源區電極與漏區電極。本發明通過激光再晶化工藝，使外延層發生固相?液相?固相的兩次相變，通過橫向釋放高Ge組分SiGe與Si之間的失配位錯，可極大提升高Ge組分SiGe/Si外延層的晶體質量，為后續應變鍺的生長提供了重要前提；利用上述應變鍺制備的PMOS遷移率比傳統PMOS高，器件工作速度快，性能提高。

技術領域

本發明屬于集成電路技術領域，特別涉及一種PMOS器件及其制備方 法及計算機。

背景技術

傳統的Si基器件，以其低功耗、低噪聲、高集成度、可靠性好等優點 在集成電路(IC,Integrated Circuit)領域占據著重要的地位。微電子技術的發 展一直沿著在兩個方向進行，一是不斷縮小芯片的特征尺寸，在20世紀80 年代末90年代初，芯片特征尺寸縮小到1μm以下，90年代末達到0.18μm， 目前45nm集成電路已進入大規模的生產時期，在單個芯片上可集成約幾十 億個晶體管。這不僅提高了集成度，同時也使其速度、功耗、可靠性等大大地改善。

隨著器件特征尺寸的不斷縮小，電路的速度不斷增快，靜態漏電、功 耗密度也在增大、遷移率退化等物理極限使器件性能不斷惡化，IC芯片逐 漸趨近其物理與工藝極限，傳統Si基器件和集成電路逐漸顯示出其缺陷和 不足，使得Si基集成電路技術難以再按照摩爾定律繼續發展下去。Si基微 電子器件已經不能滿足集成電路的的快速發展，這就需要有其他材料的理 論與技術的突破，于是采用新的溝道材料、新的工藝技術和新的集成方式勢在必行。目前一個新的發展趨勢就是將現有成熟的微電子和光電子技術 結合，充分發揮硅基微電子先進成熟的工藝技術、高密度集成、價格低廉 以及光子極高的傳輸速率、高抗干擾性和低功耗的優勢，實現硅基光電集 成；另一個趨勢就是使用高遷移率材料作為MOSFET器件的溝道以提升器 件速度。近年來，壓應變Ge材料由于同時具備這兩種優勢而得到了重點研 究。

鍺(Ge)材料的空穴遷移率為1900cm2/V·s約為Si材料的4倍，由于 Ge材料具有較高的空穴遷移率，因此將Ge作為溝道是提高PMOS性能的 重要方法。PMOS器件的性能是當前的CMOS電路性能提升的關鍵，原因 在于相同寬長比的條件下，PMOS的驅動電流往往比NMOS小很多。一般 是增大PMOS器件的寬長比來實現驅動電流的匹配，但這樣會使電路的速 度和集成度都受到一定影響，降低電路的整體性能。為了解決這個問題， 最有效的辦法就是提高PMOS器件中溝道材料的空穴遷移率。應變鍺技術 可使載流子的遷移率增加，即保持器件的尺寸的前提下提升器件的性能。

材料是器件制作的重要前提，因此高質量的應變Ge材料是制備應變 Ge PMOS的關鍵。由于Ge材料機械強度差，并且Ge材料與Si材料的晶 格失配率較大，因此選取Si作為襯底，在此襯底上生長一層高Ge組分的 SiGe虛襯底，作為應變Ge材料生長的襯底。SiGe層和Si襯底之間的晶格 失配度隨著Ge組分的增加而增大，所以在Si襯底上直接外延生長高Ge組 分SiGe材料比較困難，因此制備高質量的高Ge組分SiGe材料是整個制備 過程中的關鍵。

但是，由于Si與高Ge組分SiGe之間晶格失配位錯大，界面位錯缺陷 在外延層逐漸增厚的過程中，會從高Ge組分SiGe/Si界面開始一直縱向延 伸至高Ge組分SiGe表面(高Ge組分SiGe/Si界面處位錯密度最高)，進 而導致高Ge組分SiGe/Si外延層晶體質量降低，從而難以制備出性能優良 的PMOS器件。

因此，如何制備一種性能優良的PMOS器件就變得極其重要。

發明內容

為解決現有技術存在的技術缺陷和不足，本發明提供了一種PMOS器 件的制備方法。該方法包括：