[發(fā)明專利]NMOS器件及計算機

在審

• 申請?zhí)枺?/td>: 201711244536.8
• 申請日: 2017-11-30
• 公開（公告）號: CN107863389A
• 公開（公告）日: 2018-03-30
• 發(fā)明（設(shè)計）人: 左瑜
• 申請（專利權(quán)）人: 西安科銳盛創(chuàng)新科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/165
• 代理公司: 西安嘉思特知識產(chǎn)權(quán)代理事務(wù)所(普通合伙)61230
• 代理人: 黃晶晶

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路技術(shù)領(lǐng)域，特別涉及一種NMOS器件及計算機。

背景技術(shù)

傳統(tǒng)的Si基器件，以其低功耗、低噪聲、高集成度、可靠性好等優(yōu)點在集成電路(IC,Integrated Circuit)領(lǐng)域占據(jù)著重要的地位。微電子技術(shù)的發(fā)展一直沿著在兩個方向進行，一是不斷縮小芯片的特征尺寸，在20世紀(jì)80年代末90年代初，芯片特征尺寸縮小到1μm以下，90年代末達到0.18μm，目前45nm集成電路已進入大規(guī)模的生產(chǎn)時期，在單個芯片上可集成約幾十億個晶體管。這不僅提高了集成度，同時也使其速度、功耗、可靠性等大大地改善。

隨著器件特征尺寸的不斷縮小，電路的速度不斷增快，靜態(tài)漏電、功耗密度也在增大、遷移率退化等物理極限使器件性能不斷惡化，IC芯片逐漸趨近其物理與工藝極限，傳統(tǒng)Si基器件和集成電路逐漸顯示出其缺陷和不足，使得Si基集成電路技術(shù)難以再按照摩爾定律繼續(xù)發(fā)展下去。Si基微電子器件已經(jīng)不能滿足集成電路的的快速發(fā)展，這就需要有其他材料的理論與技術(shù)的突破，于是采用新的溝道材料、新的工藝技術(shù)和新的集成方式勢在必行。目前一個新的發(fā)展趨勢就是將現(xiàn)有成熟的微電子和光電子技術(shù)結(jié)合，充分發(fā)揮硅基微電子先進成熟的工藝技術(shù)、高密度集成、價格低廉以及光子極高的傳輸速率、高抗干擾性和低功耗的優(yōu)勢，實現(xiàn)硅基光電集成；另一個趨勢就是使用高遷移率材料作為MOSFET器件的溝道以提升器件速度。近年來，壓應(yīng)變Ge材料由于同時具備這兩種優(yōu)勢而得到了重點研究。

鍺(Ge)材料的空穴遷移率為1900cm2/V·s約為Si材料的4倍，由于Ge材料具有較高的空穴遷移率，因此將Ge作為溝道是提高NMOS性能的重要方法。NMOS器件的性能是當(dāng)前的CMOS電路性能提升的關(guān)鍵，原因在于相同寬長比的條件下，NMOS的驅(qū)動電流往往比NMOS小很多。一般是增大NMOS器件的寬長比來實現(xiàn)驅(qū)動電流的匹配，但這樣會使電路的速度和集成度都受到一定影響，降低電路的整體性能。為了解決這個問題，最有效的辦法就是提高NMOS器件中溝道材料的空穴遷移率。應(yīng)變鍺技術(shù)可使載流子的遷移率增加，即保持器件的尺寸的前提下提升器件的性能。

材料是器件制作的重要前提，因此高質(zhì)量的應(yīng)變Ge材料是制備應(yīng)變GeNMOS的關(guān)鍵。由于Ge材料機械強度差，并且Ge材料與Si材料的晶格失配率較大，因此選取Si作為襯底，在此襯底上生長一層高Ge組分的SiGe虛襯底，作為應(yīng)變Ge材料生長的襯底。SiGe層和Si襯底之間的晶格失配度隨著Ge組分的增加而增大，所以在Si襯底上直接外延生長高Ge組分SiGe材料比較困難，因此制備高質(zhì)量的高Ge組分SiGe材料是整個制備過程中的關(guān)鍵。

但是，由于Si與高Ge組分SiGe之間晶格失配位錯大，界面位錯缺陷在外延層逐漸增厚的過程中，會從高Ge組分SiGe/Si界面開始一直縱向延伸至高Ge組分SiGe表面(高Ge組分SiGe/Si界面處位錯密度最高)，進而導(dǎo)致高Ge組分SiGe/Si外延層晶體質(zhì)量降低，從而難以制備出性能優(yōu)良的NMOS器件。

因此，如何制備一種性能優(yōu)良的NMOS器件就變得極其重要。

發(fā)明內(nèi)容

為解決現(xiàn)有技術(shù)存在的技術(shù)缺陷和不足，本發(fā)明提供了一種NMOS器件，該NMOS器件(100)包括：

Si襯底(101)；

SiGe虛襯底(102)，設(shè)置于所述Si襯底(101)上表面；

P型SiGe層(103)，設(shè)置于所述晶化SiGe層(102)上表面；

柵極(104)，設(shè)置于所述N型應(yīng)變Ge層(103)上表面中間位置處；

源區(qū)(105)與漏區(qū)(106)，設(shè)置于所述N型應(yīng)變Ge層(103)上部并分別位于所述柵極(104)兩側(cè)位置處；

源區(qū)電極(107)、漏區(qū)電極(108)，分別設(shè)置于所述源區(qū)(105)上表面中間位置處與所述漏區(qū)(106)上表面中間位置處；

介質(zhì)層(109)，設(shè)置于所述源區(qū)(105)上表面并位于所述源區(qū)電極(107)兩側(cè)位置處、所述漏區(qū)(106)上表面并位于所述漏區(qū)電極(108)兩側(cè)位置處及所述柵極(104)上表面；

鈍化層(110)，設(shè)置于所述源區(qū)電極(107)、所述漏區(qū)電極(108)及所述介質(zhì)層(109)上表面。

在本發(fā)明的一個實施例中，所述Si襯底(101)為厚度為2μm的單晶硅。

在本發(fā)明的一個實施例中，所述SiGe虛襯底(102)的厚度為450～500nm。在本發(fā)明的一個實施例中，P型SiGe層(103)的厚度為900～950nm。